[發明專利]半導體器件的制造方法

無效

• 申請號: 201210142540.4
• 申請日: 2012-05-09
• 公開（公告）號: CN103390584A
• 公開（公告）日: 2013-11-13
• 發明（設計）人: 朱慧瓏;閆江;王紅麗
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L21/28
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 王波波

技術領域

本發明涉及半導體技術，更具體地，涉及包含在一個晶片上制造不同柵極長度的MOSFET的方法。

背景技術

集成電路技術的一個重要發展方向是金屬氧化物半導體場效應晶體管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，眾所周知的是隨著MOSFET的尺寸減小會產生短溝道效應。隨著MOSFET的尺寸按比例縮小，柵極的有效長度減小，使得實際上由柵極電壓控制的耗盡層電荷的比例減少，從而閾值電壓隨溝道長度減小而下降。

在MOSFET中，一方面希望提高器件的閾值電壓以抑制短溝道效應，另一方面也可能希望減小器件的閾值電壓以降低功耗，例如在低電壓供電應用、或同時使用P型和N型MOSFET的應用中。

在一個晶片上形成不同柵極長度的多個MOSFET時，采用不同分辨率的光刻技術形成各個MOSFET的光致抗蝕劑掩模。按照所需的光刻設備和光致抗蝕劑，將前端工藝分為多個階段，在每個階段制造一種柵極長度的MOSFET所需的掩模。然而，該前端工藝將變得復雜，導致制造成本的升高。在先前階段形成的掩模受到隨后階段的影響而發生尺寸的變化，導致成品率的降低。

發明內容

本發明的目的是提供一種簡單可靠的在一個晶片上制造不同柵極長度的多個MOSFET的方法。

根據本發明，提供一種制造半導體器件的方法，包括：在半導體襯底上形成柵極介質層，所述半導體襯底包括第一有源區和第二有源區；在柵極介質層上形成柵極導體層；在第一有源區和第二有源區中的柵極導體層上分別形成第一尺寸的第一硬掩模和第二尺寸的第二硬掩模；利用第一硬掩模和第二硬掩模蝕刻柵極導體層，從而同時形成第一柵極導體和第二柵極導體。

在優選的實施例中，形成第一尺寸的第一硬掩模和第二尺寸的第二硬掩模包括：在柵極導體層上形成第一掩模層；在第一掩模層上形成第二掩模層；在第一有源區中的第二掩模層上形成第一光致抗蝕劑掩模；利用第一光致抗蝕劑掩模，對第二掩模層進行選擇性蝕刻，使得第二掩模層在第一有源區中的第一掩模層上形成第三硬掩模；去除第一光致抗蝕劑掩模；在第二有源區的第一掩模層上形成第二光致抗蝕劑掩模；利用第三硬掩模和第二光致抗蝕劑掩模，對第一掩模層進行選擇性蝕刻；以及去除第二光致抗蝕劑掩模；其中，第一硬掩模是第一掩模層在第一有源區中的部分，第二硬掩模是第一掩模層在第二有源區中的部分。

本發明的方法在連續的步驟中形成用于不同尺寸的柵極的硬掩模，在形成硬掩模之后，在相同的步驟中同時形成不同柵極長度的MOSFET的各個部分。不同柵極長度的MOSFET在形成柵極時使用硬掩模，并且共用前端工藝的至少一部分步驟，從而可以降低制造成本，并且可以減小由工藝波動引起的性能變化，使得不同的MOSFET的性能差異主要由柵極長度的差異引起，因此可以容易地符合電路設計要求，提高成品率。

附圖說明

圖1至7示出了根據本發明的制造不同柵極長度的MOSFET的方法的各個步驟的截面圖。

具體實施方式

以下將參照附圖更詳細地描述本發明。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。

為了簡明起見，可以在一幅圖中描述經過數個步驟后獲得的半導體結構。

應當理解，在描述器件的結構時，當將一層、一個區域稱為位于另一層、另一個區域“上面”或“上方”時，可以指直接位于另一層、另一個區域上面，或者在其與另一層、另一個區域之間還包含其它的層或區域。并且，如果將器件翻轉，該一層、一個區域將位于另一層、另一個區域“下面”或“下方”。

如果為了描述直接位于另一層、另一個區域上面的情形，本文將采用“直接在......上面”或“在......上面并與之鄰接”的表述方式。

在本申請中，術語“半導體結構”指在制造半導體器件的各個步驟中形成的整個半導體結構的統稱，包括已經形成的所有層或區域。

在下文中描述了本發明的許多特定的細節，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本發明。