[發(fā)明專利]NOR結(jié)構(gòu)閃存及其制備方法

有效

• 申請?zhí)枺?/td>: 201210140898.3
• 申請日: 2012-05-09
• 公開（公告）號: CN103390589A
• 公開（公告）日: 2013-11-13
• 發(fā)明（設(shè)計）人: 孫士禎;方浩;顧勇
• 申請（專利權(quán)）人: 無錫華潤上華半導(dǎo)體有限公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247;H01L27/115;H01L21/027
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 唐立;朱海煜

技術(shù)領(lǐng)域

本發(fā)明屬于閃存（Flash?Memory）技術(shù)領(lǐng)域，涉及NOR（EPROM?Tunnel?Oxide，EPROM遂穿氧化層）結(jié)構(gòu)的閃存及其制備方法。?

背景技術(shù)

閃存是常見的一種存儲器，其已經(jīng)被廣泛應(yīng)用于各種數(shù)字存儲領(lǐng)域。閃存通常通過浮柵（Floating?Gate）結(jié)構(gòu)來實現(xiàn)信息存儲，根據(jù)浮柵結(jié)構(gòu)等的差異，迄今發(fā)展出了各種類型的閃存。其中，NOR結(jié)構(gòu)閃存是一種重要的閃存，上世紀(jì)英特爾公司推出的ETOX?的NOR結(jié)構(gòu)閃存，在存儲器市場中也占有較大市場份額。

圖1所示為現(xiàn)有技術(shù)的NOR結(jié)構(gòu)閃存的結(jié)構(gòu)示意圖。如圖1所示，NOR結(jié)構(gòu)閃存10中的兩個NOR結(jié)構(gòu)閃存單元10a和10b相互之間對稱并共源（S），并且，閃存單元10a與10b之間為相互對稱的結(jié)構(gòu)。其中，130為浮柵結(jié)構(gòu)上的金屬硅化物層，其可以偏置柵極信號于浮柵結(jié)構(gòu)上；160為至少包圍浮柵結(jié)構(gòu)的介質(zhì)層，140為ILD（Inter-layer?Dielectric，層間介質(zhì)層）阻擋層，150為NOR結(jié)構(gòu)閃存單元的漏端（D）所引出的漏電極（其一般為漏端接觸孔）。

NOR結(jié)構(gòu)閃存在擦除（Erase）操作過程中，是通過F-N遂穿效應(yīng)來對浮柵結(jié)構(gòu)中的電子進(jìn)行擦除。在擦除操作期間，如圖1所示，一般地，浮柵結(jié)構(gòu)上的金屬硅化物層130上偏置16V以上的高電壓，而漏電極150浮空。漏電極150與柵電極之間主要通過介質(zhì)層160和/或ILD阻擋層140來實現(xiàn)電隔離（圖示中可能夸大了介質(zhì)層160和ILD阻擋層140的厚度），在二者之間的電壓差較大的情況下，柵電極與漏電極150之間的電壓差很可能導(dǎo)致如圖1所示的漏電流。

隨著NOR結(jié)構(gòu)閃存不斷按比例縮?。⊿caling-down）的情況下，例如，其特征尺寸縮小到0.13微米以下時，漏電極150與柵電極之間的隔離層（例如介質(zhì)層160和ILD阻擋層140）的尺寸也越來越薄，柵電極與漏電極150之間在擦除操作過程中的漏電流問題也越來越嚴(yán)重。

發(fā)明內(nèi)容

本發(fā)明的目的在于，減小NOR結(jié)構(gòu)閃存的柵電極與漏電極之間的漏電流。

為實現(xiàn)以上目的或者其他目的，本發(fā)明提供以下技術(shù)方案。

按照本發(fā)明的一方面，提供一種NOR結(jié)構(gòu)閃存單元的制備方法，其包括以下步驟：

提供用于形成所述NOR結(jié)構(gòu)閃存的包括浮柵結(jié)構(gòu)的柵端疊層結(jié)構(gòu)，該疊層結(jié)構(gòu)包括由下至上依次設(shè)置的遂穿介質(zhì)層、第一多晶硅層、多晶硅層之間的介質(zhì)層、第二多晶硅層；

在所述第二多晶硅層上覆蓋形成掩膜介質(zhì)層；

構(gòu)圖刻蝕部分所述掩膜介質(zhì)層以暴露相對靠近所述NOR結(jié)構(gòu)閃存的源端一側(cè)的部分所述第二多晶硅層；以及

以暴露的所述第二多晶硅層自對準(zhǔn)形成金屬硅化物層。

按照本發(fā)明一實施例的制備方法，其中，所述NOR結(jié)構(gòu)閃存中，兩個對稱的閃存單元相互共源，兩個對稱的閃存單元相互共源形成共源端。

按照本發(fā)明一實施例的制備方法，其中，刻蝕部分所述掩膜介質(zhì)層是在刻蝕所述NOR結(jié)構(gòu)閃存的所述共源端位置處對應(yīng)的介質(zhì)層時完成。

按照本發(fā)明一實施例的制備方法，其中，暴露的所述第二多晶硅層上被形成傾斜面。

按照本發(fā)明一實施例的制備方法，其中，在形成金屬硅化物層之后，還包括步驟：

形成包覆柵端的隔離層；

形成層間介質(zhì)層阻擋層；

在該阻擋層上形成層間介質(zhì)層；

對所述層間介質(zhì)層平坦化；以及

構(gòu)圖形成引出漏電極的漏端接觸孔。

在之前所述任一實施例的制備方法中，優(yōu)選地，所述掩膜介質(zhì)層的厚度為30納米至100納米。

在之前所述任一實施例的制備方法中，優(yōu)選地，所述掩膜介質(zhì)層為氧化硅。

在之前所述任一實施例的制備方法中，優(yōu)選地，所述刻蝕為各向異性刻蝕。

在之前所述任一實施例的制備方法中，優(yōu)選地，所述金屬硅化物為鈷金屬硅化物或者鎢金屬硅化物。

在之前所述任一實施例的制備方法中，優(yōu)選地，所述制備方法使用0.13微米以下工藝技術(shù)。

按照本發(fā)明的又一方面，提供一種使用以上所述方法制備形成的NOR結(jié)構(gòu)閃存，其中，所述NOR結(jié)構(gòu)閃存中包括有未被刻蝕的所述掩膜介質(zhì)層，未被刻蝕的所述掩膜介質(zhì)層大致地置于所述金屬硅化物層和所述NOR結(jié)構(gòu)閃存的漏端接觸孔之間。

較佳地，所述未被刻蝕的掩膜介質(zhì)層的厚度范圍為30納米至100納米。

較佳地，所述NOR結(jié)構(gòu)閃存為特征尺寸小于或等于0.18微米的閃存。