[發明專利]具有繞線電路引線陣列的集成電路封裝系統及其制造方法

有效

• 申請號: 201210137933.6
• 申請日: 2012-05-04
• 公開（公告）號: CN102768959B
• 公開（公告）日: 2017-10-24
• 發明（設計）人: B·T·道;A·S·川斯珀特;Z·R·卡馬喬
• 申請（專利權）人: 星科金朋有限公司
• 主分類號: H01L21/48
• 分類號: H01L21/48;H01L23/495;H01L21/60
• 代理公司: 北京戈程知識產權代理有限公司11314
• 代理人: 程偉,王錦陽

技術領域

本發明是關于集成電路封裝系統，且特別是關于在集成電路封裝系統中利用引線框架的系統。

背景技術

可攜式電子裝置（例如，蜂巢式電話、膝上型計算器、及可攜式個人助理（PDA））迅速地成長市場為現代生活的整體面向。為數甚多的可攜式裝置代表一種次一世代封裝的最大潛力市場機會。這些裝置具有獨特的屬性，該獨特的屬性在制造整合性上有顯著的影響，它們必需是體積小、重量輕、且有豐富的功能，并且，它們必需以相當低的成本、但高產出量來加以生產。

作為半導體工業的延伸，電子封裝工業已見證了前所未有增加的商業競爭壓力，并伴隨著成長的消費者期望及有意義產品差異性在市場中的消失機會。

封裝、材料工程、及顯影正是這些次一世代電子插置策略的核心，該策略是在用于發展次一世代產品的準則中加以描繪。未來的電子系統可更加有智能、具有更高的密度、使用較小的電能、以較高的速度運作、并可以較目前低的成本包含混合的科技裝置及組件結構。

已經有許多方式因應具有連續世代半導體的微處理器及可攜式電子的進階封裝要求。許多工業準則已經在目前的半導體能力及現有的支持電子封裝科技之間識別出顯著的間隙。目前科技的限制及議題包含增加的時脈率、電磁干擾輻射、端子負載、第二階段組件可靠度應力及成本。

當這些封裝系統隨著不同環境需要而開始并入更多元件時，推動科技界限（envelope）的壓力變得越來越有挑戰性。更顯著的是，有了該前所未有的復雜性，在制造期間錯誤的潛在風險大幅地增加。

有鑒于前所未有的商業競爭壓力，并伴隨著成長的消費者期望及有意義產品差異性在市場中的消失機會，發現這些問題的答案是相當關鍵的。此外，減少成本、減少生產時間、改進效率及性能，及符合競爭壓力的需求，對于用以發現這些問題的答案的關鍵必需性，增加了甚至更大的急迫性。

因此，仍然需要較少的占晶面積（footprint）及更耐用的封裝件及制造方法。這些問題的解決方案已經尋求一段長時間，但先前的發展尚未教示或建議任何解決方案，并且因此，這些問題的解決方案已長期困擾著本領域中的技術人員。

發明內容

本發明提供一種制造集成電路封裝系統的方法，包含：提供具有頂部的端子，該頂部有凹部；在該凹部中施加介電材料，該介電材料具有形成于其中的間隙并從其暴露一部分該頂部；在該間隙內形成與該頂部直接接觸的跡線，該跡線在該介電材料的上表面上方側向地延伸；以及將集成電路經由該跡線連接至該端子。

本發明提供一種集成電路封裝系統，包含：具有頂部的端子，該頂部有凹部；在該凹部中的介電材料，該介電材料具有形成于其中的間隙及從其暴露一部分該頂部；在該間隙內的跡線，該跡線直接接觸于該頂部，該跡線在該介電材料的上表面上方側向地延伸；以及經由該跡線而連接至該端子的集成電路。

本發明的特定實施例除了上述的步驟和組件外，具有其它步驟和組件，該其它步驟和組件或可替代上述的步驟和組件。對于本領域中的技術人員而言，從閱讀接下來的詳細描述，并且參考伴隨的附圖后，該步驟和組件將變得明顯。

附圖說明

圖1為本發明的第一實施例中的集成電路封裝系統的上視圖。

圖2為該集成電路封裝系統沿著圖1的線2-2的剖面圖。

圖3為用來制造圖2的該集成電路封裝系統于制造提供階段后的引線框架組件的剖面圖。

圖4為結構于制造介電應用階段后的剖面圖。

圖5為圖4的該結構于制造間隙形成階段后的剖面圖。

圖6為圖5的該結構于制造跡線形成階段后的剖面圖。

圖7為圖6的該結構于制造選擇性覆鍍階段后的剖面圖。

圖8為圖7的該結構于制造打線接合階段后的剖面圖。

圖9為圖8的該結構的上視圖。

圖10為圖8的該結構于制造模化階段后的剖面圖。

圖11為圖10的該結構于制造蝕刻階段后的剖面圖。

圖12為圖2的該集成電路封裝系統于制造切單階段后的剖面圖。

圖13為圖12的該集成電路封裝系統的下視圖。

圖14為本發明的第二實施例中的集成電路封裝系統的剖面圖。

圖15為圖14的該集成電路封裝系統的下視圖。

圖16為用于本發明的實施例中的引線框架組件的上視圖。

圖17為用于本發明的實施例中的引線框架組件的上視圖。

圖18為用于本發明的實施例中的引線框架組件的上視圖。