[發(fā)明專利]一種RFID智能卡芯片的RSA協(xié)處理器

有效

• 申請?zhí)枺?/td>: 201210135818.5
• 申請日: 2012-05-02
• 公開（公告）號: CN102707924A
• 公開（公告）日: 2012-10-03
• 發(fā)明（設計）人: 陳宇;王德明;李晶晶;鄭俊輝;胡建國;譚洪舟
• 申請（專利權）人: 廣州中大微電子有限公司
• 主分類號: G06F7/60
• 分類號: G06F7/60;G06K19/077
• 代理公司: 廣州嘉權專利商標事務所有限公司 44205
• 代理人: 譚英強

1.一種RFID智能卡芯片的RSA協(xié)處理器，所述RSA協(xié)處理器通過外部接口（7）連接至智能卡CPU，其特征在于：所述RSA協(xié)處理器包括用于控制整個RSA加解密流程的主控制單元（1），所述主控制單元（1）通過控制線分別連接有存儲控制單元（5）、預處理單元（2）及模冪運算單元（3），所述模冪運算單元（3）通過控制線連接有約減處理單元（4），所述預處理單元（2）、模冪運算單元（3）及約減處理單元（4）連接有一復用邏輯運算單元（6），所述存儲控制單元（5）與所述預處理單元（2）、模冪運算單元（3）及約減處理單元（4）相連并通過外部接口（7）連接至智能卡CPU。

2.根據(jù)權利要求1所述的一種RFID智能卡芯片的RSA協(xié)處理器，其特征在于：所述預處理單元（2）包括預處理控制單元及預處理數(shù)據(jù)通路，所述預處理數(shù)據(jù)通路采用多路選擇器和移位寄存器對數(shù)據(jù)進行路由及緩沖存儲操作，所述預處理控制單元通過預處理數(shù)據(jù)通路連接至存儲控制單元（5）及復用邏輯運算單元（6）。

3.根據(jù)權利要求1所述的一種RFID智能卡芯片的RSA協(xié)處理器，其特征在于，所述模冪運算單元（3）包括：

用于實現(xiàn)RSA協(xié)處理器運算算法外循環(huán)的運算次序控制的模冪運算控制單元（31）；

采用蒙哥馬利算法進行RSA加解密模乘運算的模乘運算單元（32）；

及用于數(shù)據(jù)路由和緩沖存儲操作的模冪運算數(shù)據(jù)通路；

所述模冪運算控制單元（31）根據(jù)來自主控制單元（1）的啟動信號進行模冪運算，所述模乘運算單元（32）根據(jù)來自模冪運算控制單元（31）的啟動信號啟動模乘運算。

4.根據(jù)權利要求3所述的一種RFID智能卡芯片的RSA協(xié)處理器，其特征在于：所述模乘運算單元（32）包括模乘運算控制單元和模乘運算數(shù)據(jù)通路，所述模乘運算控制單元包括完成蒙哥馬利算法的時序電路單元，所述時序電路單元通過控制復用邏輯運算單元（6）完成邏輯運算，所述模乘運算數(shù)據(jù)通路一方面對模乘運算控制單元獲取的存儲控制單元（5）的數(shù)據(jù)進行緩沖存儲，并將存儲的數(shù)據(jù)送入復用邏輯運算單元（6）進行運算，另一方面將復用邏輯運算單元（6）的運算結(jié)果進行數(shù)據(jù)路由，包括將需要再次進行下一輪運算的數(shù)據(jù)緩存，或者將需要返回存儲控制單元（5）的數(shù)據(jù)緩存。

5.根據(jù)權利要求1所述的一種RFID智能卡芯片的RSA協(xié)處理器，其特征在于：所述約減處理單元（4）包括約減處理控制單元和約減處理數(shù)據(jù)通路，所述約減處理單元通過調(diào)用復用邏輯運算單元（6）完成對模乘運算后的數(shù)據(jù)進行約減處理的算術邏輯運算，所述約減處理數(shù)據(jù)通路一方面實現(xiàn)約減處理單元從存儲控制單元（5）獲取的數(shù)據(jù)進行路由及緩存操作，另一方面實現(xiàn)對復用邏輯運算單元（6）的結(jié)果數(shù)據(jù)的輸出緩存及路由。

6.根據(jù)權利要求1所述的一種RFID智能卡芯片的RSA協(xié)處理器，其特征在于：所述復用邏輯運算單元（6）包括超前進位串聯(lián)式32位加法器和并行邏輯運算電路，所述并行邏輯運算電路同時支持兩個32位加法操作和兩個32位乘法操作。

7.根據(jù)權利要求6所述的一種RFID智能卡芯片的RSA協(xié)處理器，其特征在于：所述并行邏輯運算電路包括基四Booth算法無符號編碼電路（61）、32位無符號乘法部分積解碼電路（62）、混合型Wallace-Tree部分積壓縮電路（63）及64位改進型超前進位加法器（64），所述基四Booth算法無符號編碼電路（61）經(jīng)32位無符號乘法部分積解碼電路（62）連接至混合型Wallace-Tree部分積壓縮電路（63），所述混合型Wallace-Tree部分積壓縮電路（63）的輸出端連接至64位改進型超前進位加法器（64）。