[發(fā)明專利]半導(dǎo)體結(jié)構(gòu)及其制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210135261.5
• 申請(qǐng)日: 2012-05-02
• 公開(kāi)（公告）號(hào): CN103383914A
• 公開(kāi)（公告）日: 2013-11-06
• 發(fā)明（設(shè)計(jì)）人: 董立軍;陳大鵬
• 申請(qǐng)（專利權(quán)）人: 中國(guó)科學(xué)院微電子研究所
• 主分類號(hào): H01L21/28
• 分類號(hào): H01L21/28;H01L21/336;H01L29/423;H01L29/08;H01L29/78
• 代理公司: 北京漢昊知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11370
• 代理人: 朱海波

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種半導(dǎo)體結(jié)構(gòu)及其制造方法。

背景技術(shù)

抬高源漏金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（MOSFET）可以降低源漏串聯(lián)電阻，從而獲得更好的器件特性。一般抬高源漏技術(shù)是分別通過(guò)選擇性外延方法在n管和p管的源漏擴(kuò)展區(qū)域（SDE）上進(jìn)行高濃度外延。兩次選擇性外延大大增加了工藝成本，另外由于外延產(chǎn)生的非平面工藝也給下一步光刻制造了難度。

發(fā)明內(nèi)容

針對(duì)之前制造抬高源漏MOSFET方法工藝成本和難度大、效率低的缺點(diǎn)，本發(fā)明提出了通過(guò)溝道重建來(lái)獲得抬高源漏MOSFET，不需要SDE注入和側(cè)墻沉積，也不要外延，而且是硅平面工藝，大大降低了成本，提高效率。

根據(jù)本發(fā)明的一個(gè)方面，提供一種半導(dǎo)體結(jié)構(gòu)的制造方法，該方法包括以下步驟：

a)提供襯底；

b)在所述襯底上形成偽柵堆疊以及源/漏區(qū)；所述偽柵堆疊至少包括偽柵極；所述源/漏區(qū)位于所述偽柵堆疊的兩側(cè)并延展至所述偽柵堆疊的正下方；

c)形成覆蓋所述襯底、源/漏區(qū)以及偽柵堆疊的層間介質(zhì)層；

d)去除所述層間介質(zhì)層的一部分以暴露所述偽柵堆疊；

e)去除所述偽柵堆疊，以及位于所述偽柵堆疊正下方的襯底的一部分，以形成開(kāi)口；所述開(kāi)口的正下方保留部分源/漏區(qū)；

f)形成附著于所述開(kāi)口內(nèi)側(cè)壁的側(cè)墻；

g)在開(kāi)口底部形成柵介質(zhì)層并填充導(dǎo)電材料，形成柵堆疊結(jié)構(gòu)。

本發(fā)明的另一方面還提出一種半導(dǎo)體結(jié)構(gòu)，該半導(dǎo)體結(jié)構(gòu)包括：

襯底；

部分嵌入所述襯底中的柵堆疊結(jié)構(gòu)和側(cè)墻；

形成于所述襯底之中的源/漏區(qū)；其中源/漏區(qū)位于所述側(cè)墻兩側(cè)的部分的頂部高于所述柵堆疊結(jié)構(gòu)和側(cè)墻的底部，并且所述源/漏區(qū)在所述柵堆疊結(jié)構(gòu)和側(cè)墻的底部之下橫向擴(kuò)展超過(guò)側(cè)墻，達(dá)到所述柵堆疊結(jié)構(gòu)的正下方。

本發(fā)明提出的方法通過(guò)溝道重建來(lái)獲得抬高源漏MOSFET，大量減少工藝步驟，提高生產(chǎn)效率并降低成本。

附圖說(shuō)明

通過(guò)閱讀參照以下附圖所作的對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明的其它特征、目的和優(yōu)點(diǎn)將會(huì)變得更明顯：

圖1為根據(jù)本發(fā)明的半導(dǎo)體結(jié)構(gòu)制造方法的流程圖；

圖2至圖7為根據(jù)本發(fā)明的一個(gè)優(yōu)選實(shí)施例按照?qǐng)D1所示流程制造半導(dǎo)體結(jié)構(gòu)的各個(gè)階段的剖面示意圖。

附圖中相同或相似的附圖標(biāo)記代表相同或相似的部件。

具體實(shí)施方式

下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出。下面通過(guò)參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。

下文的公開(kāi)提供了許多不同的實(shí)施例或例子用來(lái)實(shí)現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡(jiǎn)化本發(fā)明的公開(kāi)，下文中對(duì)特定例子的部件和設(shè)置進(jìn)行描述。當(dāng)然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡(jiǎn)化和清楚的目的，其本身不指示所討論各種實(shí)施例和/或設(shè)置之間的關(guān)系。此外，本發(fā)明提供了各種特定的工藝和材料的例子，但是本領(lǐng)域技術(shù)人員可以意識(shí)到其他工藝的可應(yīng)用性和/或其他材料的使用。應(yīng)當(dāng)注意，在附圖中所圖示的部件不一定按比例繪制。本發(fā)明省略了對(duì)公知組件和處理技術(shù)及工藝的描述以避免不必要地限制本發(fā)明。

下面，將結(jié)合圖2至圖7對(duì)圖1中形成半導(dǎo)體結(jié)構(gòu)的方法進(jìn)行具體地描述。

參考圖1和圖2，在步驟S101中，提供襯底100。

在本實(shí)施例中，襯底100包括硅襯底(例如硅晶片)。根據(jù)現(xiàn)有技術(shù)公知的設(shè)計(jì)要求(例如P型襯底或者N型襯底)，襯底100可以包括各種摻雜配置。其他實(shí)施例中襯底100還可以包括其他基本半導(dǎo)體，例如鍺。或者，襯底100可以包括化合物半導(dǎo)體（如Ⅲ-Ⅴ族材料），例如碳化硅、砷化鎵、砷化銦。典型地，襯底100可以具有但不限于約幾百微米的厚度，例如可以在400um-800um的厚度范圍內(nèi)。

特別地，可以在襯底100中形成隔離區(qū)，例如淺溝槽隔離(STI)結(jié)構(gòu)120，以便電隔離相鄰的場(chǎng)效應(yīng)晶體管器件。

參考圖1和圖2，在步驟S102中，在所述襯底100上形成偽柵堆疊以及源/漏區(qū)110；所述偽柵堆疊至少包括偽柵極210；所述源/漏區(qū)110位于所述偽柵堆疊的兩側(cè)并延展至所述偽柵堆疊的正下方。