[發明專利]單邊沿主從型D觸發器

無效

• 申請號: 201210134747.7
• 申請日: 2012-04-28
• 公開（公告）號: CN102684646A
• 公開（公告）日: 2012-09-19
• 發明（設計）人: 梁雪;王宇;徐越;賈嵩;王源;張鋼剛
• 申請（專利權）人: 北京大學
• 主分類號: H03K3/012
• 分類號: H03K3/012
• 代理公司: 北京路浩知識產權代理有限公司 11002
• 代理人: 王瑩

技術領域

本發明涉及觸發器技術領域，尤其涉及一種單邊沿主從型D觸發器。

背景技術

單邊沿的D觸發器是傳統的D觸發器結構，由于其具有結構簡單、功能完善、可靠性高等優點，被廣泛應用于數字集成電路設計中，在集成電路發展的歷史中占有重要位置，目前依然在工業產業界中廣泛應用。

下面分析傳統的主從型D觸發器結構(如圖2所示)，以及目前文獻中已有的關于主從型D觸發器的改進結構(如圖3、圖4所示)。

單邊沿D觸發器的代表結構——主從型D觸發器是將電平敏感的正、負兩種鎖存器串聯而成的觸發器，傳統的主從型D觸發器的原理圖如圖1所示。其中，第一級鎖存器被稱為主鎖存器，是負邊沿鎖存器；第二級鎖存器被稱為從鎖存器，為正邊沿鎖存器。CLK信號為系統時鐘信號。

其工作時序為：當時鐘信號為低電平時，主鎖存器為透明狀態，輸入邏輯信號D的值通過主鎖存器輸出為反信號DB。此時從鎖存器處于保持狀態，整個觸發器對上一周期的輸出Q進行邏輯狀態保持。當時鐘信號由低電平反轉為高電平的過程中，主鎖存器關閉，并對之前的輸出邏輯信號DB進行保持。當時鐘信號變為穩定的高電平后，從鎖存器進入透明狀態，輸入的反信號DB由從鎖存器輸出為Q。由于在時鐘高電平時主鎖存器對DB的輸出保持不變，所以整個觸發器的輸出級Q的邏輯狀態也將保持不變。

在觸發器的整個工作過程中，只有時鐘信號的上升沿，也就是時鐘信號由低電平轉換為高電平的過程中，輸出Q的值會隨輸入D的邏輯狀態進行翻轉，其余時刻電路均處于記憶狀態。

主從型單邊沿D觸發器的工作原理已被深入研究且廣泛應用，最常見的是由傳輸門和反相器組成的電路結構，一共由四個傳輸門開關和四個反相器組成，如圖2所示。

其中，CLK是系統時鐘信號，CLKB是系統時鐘的反信號，通常由CLK信號經過一級反相器生成。第一級主鎖存器，是一個負電平的D鎖存器。s3、s4和INV3、INV4組成從鎖存器，是正電平的D鎖存器。D為輸入的邏輯控制信號，Q為輸出邏輯信號，QB是輸出的反信號。

當系統時鐘信號為低電平時，主鎖存器處于透明狀態，輸入信號D經過s1和INV1到達DB端。此時s3關斷，s4打開，從鎖存器與主鎖存器斷開，處于輸出邏輯信號保持狀態，Q的輸出值保持不變。

當系統時鐘信號由低變為高的過程中(即時鐘上升沿)，所有傳輸門開關的工作狀態轉換。主鎖存器從透明狀態轉變為鎖存狀態：s1關斷，s2打開，對輸入D的狀態進行鎖存，輸出信號DB保持穩定并作為從鎖存器的輸入信號。從鎖存器從鎖存狀態進入透明狀態，對主鎖存器的輸出信號DB進行響應，輸出Q的狀態隨之改變。在系統時鐘的上升沿到來過程中，主鎖存器和從鎖存器完成信號的傳輸，輸出Q隨輸入信號D的邏輯狀態而改變，整個觸發器完成邏輯運算和邏輯輸出。

當系統時鐘穩定為高電平后，主鎖存器處于鎖存狀態，對時鐘上升沿的輸入D信號進行鎖存輸出，從鎖存器處于透明狀態，對主鎖存器的輸出進行響應。

當系統時鐘信號由高變為低的過程中(即時鐘下降沿)，從鎖存器與主鎖存器斷開，轉變為鎖存狀態，對輸出Q和QB的邏輯信號進行鎖存輸出。主鎖存器進入透明狀態，對輸入D信號進行響應。整個電路進入下一個工作周期。

從電路的整體來看，時鐘上升沿到來時，Q和QB對輸入信號D響應，隨輸入D的邏輯值而變化，其余時刻電路處于鎖存狀態，由反相器首尾相連的反饋結構對輸出信號的邏輯值進行鎖存，整個電路表現為正邊沿觸發的主從型D觸發器。

傳統的單邊沿主從型D觸發器是一種靜態結構的數字電路，與動態電路相比具有功耗優勢，但是其在速度方面存在缺陷。

傳統的單邊沿主從型D觸發器的結構簡單，具有很高的抗干擾能力，電路工作穩定性高，在數字集成電路的設計中被廣泛應用，特別是基于標準單元的數字電路設計。但是在這種基于傳輸門和反相器交叉耦合來實現數據的傳輸和存儲的電路結構里，數據的建立時間較長，傳輸延遲較大，工作速度較慢，無法滿足日益提高的運算速度要求。

從圖2所示的電路結構中可以分析出，在系統時鐘信號(CLK)上升沿到來前，輸入信號(D)必須傳遞到DB點并達到穩定狀態，才能保證電路的正常計算。因此，所需的建立時間包括一個傳輸門(s1)和一個反相器(INV1)的傳輸時間：

T_setup＝T_d-sw+T_d-INV