[發明專利]一種半導體結構及其制造方法有效

申請號：	201210134605.0	申請日：	2012-04-28
公開（公告）號：	CN103377947A	公開（公告）日：	2013-10-30
發明（設計）人：	尹海洲;朱慧瓏;駱志炯	申請（專利權）人：	中國科學院微電子研究所
主分類號：	H01L21/336	分類號：	H01L21/336;H01L29/786;H01L29/06
代理公司：	北京漢昊知識產權代理事務所(普通合伙) 11370	代理人：	朱海波
地址：	100029 ***	國省代碼：	北京;11
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摘要：
搜索關鍵詞：	一種半導體結構及其制造方法
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【說明書】：

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體結構及其制造方法。

背景技術

為了提高集成電路芯片的性能和集成度，器件特征尺寸按照摩爾定律不斷縮小，目前已經進入納米尺度。隨著器件體積的縮小，功耗與漏電流成為最關注的問題。采用絕緣體上硅SOI(Silicon?on?Insulator)制備的CMOS器件具有高速、低功耗、高集成度、抗輻照和無自鎖效應等許多優點，已成為深亞微米及納米級MOS器件的優選結構。SOI?MOS器件根據硅膜厚度和表面耗盡層最大厚度的比較分為部分耗盡和全耗盡SOI?MOS兩種類型。全耗盡SOI?MOS的頂層硅膜較薄，SOI襯底的成本較高，目前普遍采用的還是部分耗盡SOI?MOS。

部分耗盡SOI?MOS器件，表面耗盡層的最大厚度小于頂層規模的厚度，使得體區處于懸空狀態，漏端強電場使得溝道中的載流子加速，引起碰撞電流，激發出電子-空穴對。新產生的電子-空穴對在強電場作用下分離，電子被漏端收集，而空穴則聚集在靠近漏端和埋氧層的襯底中，引起了浮體效應。浮體效應導致體區電荷積累，電勢隨之增加，使得MOS器件的閾值電壓降低，而輸出電流增加，即電流翹曲Kink效應。除此之外，浮體效應還會導致，亞閾值斜率反常，源漏擊穿電壓減小等器件性能和可靠性問題。因此，在器件設計和制作中，應盡量避免浮體效應的發生。目前，常用的抑制附體效應的方法為采用體接觸將體區接固定電位(源端或地)，提供體區積累電荷的泄放通路，以降低體區電勢。然而，這種方法增加了制作工藝的復雜度，導致產生其他的寄生效應，并且增加了電路面積。

隨著MOSFET溝道長度不斷縮短，短溝道效應變得愈發顯著，甚至成為影響性能的主導因素。短溝道效應導致器件的電學性能惡化，如造成柵極閾值電壓下降、功耗增加以及信噪比下降等問題。為了改善短溝道效應，超陡倒摻雜阱(SSRW)被引入到半導體場效應器件中。超陡倒摻雜阱具有低高低(或低高)的溝道摻雜分布，溝道表面區域維持低摻雜濃度，通過離子注入等合適的方法在溝道表面以下的區域內形成高摻雜區，減小源/漏區耗盡層寬度，避免源漏穿通、閾值電壓增加導致漏電流增大等短溝道效應。美國專利US7002214中介紹了一種超薄絕緣體上硅的超陡倒摻雜阱場效應器件。如圖1所示，通過離子注入在SOI襯底的硅膜上形成重摻雜區域33L/33R，然后生長超薄本征外延區域48L/48R，形成超陡倒摻雜的溝道分布，進一步形成場效應器件。然而如圖中所示，源/漏區與倒摻雜阱區接觸，形成重摻雜pn節，有較大的結漏電流，尤其是漏端，較大的結漏電流，影響半導體器件的性能。

發明內容

本發明旨在至少解決上述技術缺陷，提供一種半導體器件的制造方法及其結構，減小短溝道效應以及SOI?MOS器件的浮體效應。

為達上述目的，本發明提供了一種半導體結構的制造方法，該方法包括以下步驟：

(a)提供SOI襯底，在所述襯底上形成重摻雜埋層以及表面有源層；

(b)在所述襯底上形成柵極堆疊和側墻；

(c)在所述柵極堆疊的一側形成開口，所述開口貫穿所述表面有源層、重摻雜埋層并停止在所述SOI襯底絕緣埋層之上的硅膜中；

(d)填充所述開口，形成回填塞；

(e)形成源/漏區，所述源區與重摻雜埋層交疊，部分所述漏區位于所述回填塞中。

本發明另一方面還提出一種半導體結構，包括SOI襯底、重摻雜埋層、表面有源層、柵極堆疊、側墻、源區、漏區，其中：

所述SOI襯底從下至上依次包括基底層、絕緣埋層、硅膜；

所述重摻雜埋層位于所述硅膜之上，位于所述源區和柵極堆疊的下面；

所述表面有源層位于所述重摻雜埋層之上；