[發(fā)明專利]淺溝槽隔離結構及其形成方法

有效

• 申請?zhí)枺?/td>: 201210134249.2
• 申請日: 2012-04-28
• 公開（公告）號: CN103377981A
• 公開（公告）日: 2013-10-30
• 發(fā)明（設計）人: 宋化龍
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京集佳知識產(chǎn)權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發(fā)明涉及半導體制造技術領域，尤其涉及一種淺溝槽隔離結構及其形成方法。

背景技術

半導體集成電路的發(fā)展方向為增加密度與縮小元件。在集成電路制造技術中，隔離結構是一種重要技術，形成在半導體襯底上的元件采用隔離結構進行相互間的絕緣隔離。隨著半導體制造技術的進步，淺溝槽隔離（Shallow?Trench?Isolation，STI）技術由于其隔離效果好、制造工藝簡單，已經(jīng)逐漸取代了傳統(tǒng)半導體器件制造技術中，采用例如局部硅氧化工藝（LOCOS）等工藝所形成的常用的隔離結構。

如圖1至圖5所示為現(xiàn)有技術形成淺溝槽隔離結構的方法的剖面結構示意圖，包括：

請參考圖1，提供半導體襯底10，所述半導體襯底10表面形成有氧化襯墊層11，所述氧化襯墊層11表面形成有硬掩膜層12。

請參考圖2，去除部分硬掩膜層12和襯墊氧化層11并暴露出半導體襯底10表面，以剩余的硬掩膜層12和襯墊氧化層11為掩膜，在所述半導體襯底10內(nèi)形成若干開口13。

請參考圖3，采用熱氧化和熱氮化工藝在所述開口13側(cè)壁和底部形成氮氧化硅層14。

需要說明的是，在所述熱氮化工藝過程中，所述開口13在半導體襯底10內(nèi)的側(cè)壁頂部16被氮化地更嚴重，從而使氮化硅在所述開口13的側(cè)壁頂部16大量聚積。

請參考圖4，在所述開口13（如圖3）的氮氧化硅層14表面填充氧化硅直至與硬掩膜層12齊平，形成絕緣層15。

請參考圖5，采用化學機械拋光工藝去除硬掩膜層12、襯墊氧化層11、氮氧化硅層14以及高于半導體襯底10表面的絕緣層15，直至暴露出半導體襯底10。

然而，現(xiàn)有技術形成的淺溝槽隔離結構的隔離效果不良，導致采用所述淺溝槽隔離結構所隔離的半導體器件性能不穩(wěn)定。

更多淺溝槽隔離結構的內(nèi)容請參考公開號為US?7391096?B2的美國專利文件。

發(fā)明內(nèi)容

本發(fā)明解決的問題是提供一種淺溝槽隔離結構及其形成方法，提高淺溝槽隔離結構的隔離效果，且在所述淺溝槽隔離結構所隔離的半導體襯底表面形成半導體器件時，所述半導體器件的工作性能穩(wěn)定。

為解決上述問題，本發(fā)明提供一種淺溝槽隔離結構，包括：

提供半導體襯底，在所述半導體襯底表面形成襯墊氧化層，在所述襯墊氧化層表面形成硬掩膜層；

去除部分硬掩膜層和襯墊氧化層并暴露出半導體襯底表面，以剩余的硬掩膜層和襯墊氧化層為掩膜，在所述半導體襯底內(nèi)形成若干開口；

在所述開口側(cè)壁和底部形成襯墊層，且所述襯墊層的材料為摻雜碳的硅、摻雜鍺的硅或摻雜碳和鍺的硅；

在所述襯墊層表面形成絕緣層，且所述絕緣層與所述硬掩膜層表面齊平；

去除硬掩膜層、襯墊氧化層以及高于半導體襯底表面的絕緣層。

可選的，在形成絕緣層之前，對所述襯墊層進行熱氧化，在所述襯墊層表面形成氧化層。

可選的，所述襯墊層的厚度為1~10納米。

可選的，所述襯墊層的形成工藝為選擇性外延沉積工藝。

可選的，所述選擇性外延沉積工藝的參數(shù)為溫度600~1150℃，氣壓0.1~10Torr，時間5秒~5小時。

可選的，所述襯墊層的材料為摻雜碳的硅時，反應氣體為硅源氣體SiH4或SiH2Cl2、以及碳源氣體C2H4。

可選的，所述襯墊層的材料為摻雜鍺的硅時，反應氣體為硅源氣體SiH4或SiH2Cl2、以及鍺源氣體GeH4。

可選的，所述襯墊層的材料為摻雜碳和鍺的硅時，反應氣體為硅源氣體SiH4或SiH2Cl2、鍺源氣體GeH4、以及碳源氣體C2H4。

可選的，所述摻雜碳、摻雜鍺或摻雜碳和鍺的硅中，碳或鍺的原子百分比濃度為0.1~50%。

可選的，所述襯墊氧化層的材料為氧化硅。

可選的，所述襯墊氧化層的形成工藝為熱氧化工藝或沉積工藝。

可選的，所述硬掩膜層的材料為氮化硅。

可選的，所述硬掩膜層的形成工藝為沉積工藝。

本發(fā)明提供一種淺溝槽隔離結構的形成方法，包括：

半導體襯底；

位于半導體襯底內(nèi)的若干開口；

位于所述開口側(cè)壁和底部的襯墊層，所述襯墊層的材料為摻雜碳、摻雜鍺或摻雜碳和鍺的硅；

位于所述開口側(cè)壁和底部的襯墊層表面的絕緣層，且所述絕緣層表面與所述半導體襯底表面齊平。

可選的，所述襯墊層的厚度為1~10納米。