[發明專利]應變硅納米線PMOSFET的制備方法

無效

• 申請號: 201210133927.3
• 申請日: 2012-05-03
• 公開（公告）號: CN102683212A
• 公開（公告）日: 2012-09-19
• 發明（設計）人: 黃曉櫓
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 上海新天專利代理有限公司 31213
• 代理人: 王敏杰

技術領域

本發明屬于半導體領域，涉及一種硅納米線PMOSFET的制備方法，尤其涉及一種應變硅納米線PMOSFET的制備方法。

背景技術

當前，在先進的半導體器件制造中引入應變工程非常普遍。在通過應變工程所制造的半導體器件中，對于溝道方向為<110>的MOSFET，當溝道方向具有張應力時，可以有效增大NMOSFET的電流驅動能力，而當溝道方向具有壓應力時，可以有效增大PMOSFET的電流驅動能力。

同樣道理，對于最先進的半導體納米線場效應晶體管（Nanowire?Field?Effect?Transistor，NWFET），如果在其納米線長度方向（即溝道方向）引入應變工程，也將大大增大NWFET的電流驅動能力。如在針對<110>NW?nFET中引入應力工程后（采用應力記憶技術，SMT），電流驅動能力增大了58%（Masumi?Saitoh，《Understanding?of?Short-Channel?Mobility?in?Tri-Gate?Nanowire?MOSFETs?and?Enhanced?Stress?Memorization?Technique?for?Performance?Improvement》?，IEDM，2010）。

美國專利（公開號：US?2011/0104860?A1）公開了一種內建應力半導體納米線制備方法，它基于具有埋氧層的半導體襯底（如SOI襯底），在半導體納米線制備完成后，沉積一層張應變薄膜層，如應變氮化硅層。在后續將柵極區域的應變薄膜刻蝕以后，由于兩邊源漏區域的應變薄膜的張力作用，使得柵極區域（即溝道區域）的半導體納米線具有壓應力。在柵極工藝完成后，這種半導體納米線長度方向（即NWFET溝道方向）的壓應力就被固定在半導體納米線中，后續張應變薄膜層去除后也不會使這種壓應力消失。

該方法具有以下兩個缺點：

該結構的半導體納米線是與半導體兩個相對的襯墊相連，而半導體兩個襯墊又與絕緣基底相連，在其工藝制備過程有一個步驟是，包裹在半導體納米線上的張應變薄膜被刻蝕掉而只保留包裹在半導體兩個襯墊上的張應變薄膜，這時，受兩邊張應力作用，半導體納米線所受到的力其實不是在水平方向的，而是在水平方向上再向上一定角度的反向壓應力。當半導體納米線足夠細時，這種不在水平方向的反向壓應力可能會造成半導體納米線中間部位發生錯位，甚至斷裂。

并且，應變薄膜層在柵極制備完畢后需要去除，這其實是一種應力記憶技術（SMT，Stress?Memorized?Technology），其產生的半導體納米線溝道應力只能到達0.3GPa，無法使P-NWFET的Ion較大的增大。

發明內容

鑒于上述的現有技術中的問題，本發明所要解決的技術問題是現有的技術中缺乏穩定有效的應變硅納米線PMOSFET的制備方法。

本發明提供的一種應變硅納米線PMOSFET的制備方法，包括以下步驟：

步驟1，提供SOI硅片，包括硅襯底、硅襯底上的埋氧層和埋氧層上的頂層硅；

步驟2，定義硅納米線場效應晶體管區域，并在頂層硅和埋氧層之間形成空洞層，并形成源漏襯墊，在空洞層上方的頂層硅上制備出硅納米線；

步驟3，沉淀絕緣介質層，并填充頂層硅下方的空洞層；磨平絕緣介質層，使得源漏襯墊上方的絕緣介質層厚度為20nm~200nm；

步驟4，刻蝕柵極區域的絕緣介質層，直至露出埋氧層；

步驟5，進行柵氧工藝制備柵氧層，并沉積柵極材料；

步驟6，刻蝕源漏襯墊區域的頂層硅并保留底部的部分頂層硅；

步驟7，在源漏襯墊區域生長鍺硅層，同時進行源漏區域原位摻雜；

步驟8，進行金屬硅合金工藝，及接觸孔工藝，將源、漏、柵極引出。

在本發明的一個較佳實施方式中，所述步驟1中的埋氧層的厚度為10~1000nm，頂層硅厚度為10~200nm。

在本發明的另一較佳實施方式中，所述步驟1中還包括通過離子注入或所述頂層硅中原始含有雜質離子，作為后續器件的溝道摻雜離子。

在本發明的另一較佳實施方式中，所述步驟2中通過光刻和刻蝕形成硅納米線場效應晶體管區域，并直至刻蝕掉部分埋氧層。

在本發明的另一較佳實施方式中，所述步驟2中采用濕法刻蝕去除部分埋氧層，形成空洞層。

在本發明的另一較佳實施方式中，所述步驟2中通過熱氧化工藝和濕法刻蝕工藝，制備出空洞層上方的頂層硅上的硅納米線。