[發明專利]基于單FPGA的并行矩陣乘法器及其實現方法

無效

• 申請號: 201210130215.6
• 申請日: 2012-04-28
• 公開（公告）號: CN102662623A
• 公開（公告）日: 2012-09-12
• 發明（設計）人: 趙強;何春;莫明威;李玉柏
• 申請（專利權）人: 電子科技大學
• 主分類號: G06F7/52
• 分類號: G06F7/52
• 代理公司: 成都頂峰專利事務所(普通合伙) 51224
• 代理人: 成實

1.基于單FPGA的并行矩陣乘法器，其特征在于，包括：

N×R個計算單元PE，用于對輸入的數據進行乘加計算操作；

數據輸入接口，用于并行輸入矩陣A和矩陣B，其中，矩陣A為N行M列，矩陣B為M行R列；

參數配置模塊，用于輸入N、M、R?、MODE_CLASS四個參數，根據輸入的N、R兩個參數控制N×R個計算單元PE生成N行R列的PE陣列，并根據輸入的參數M控制矩陣A和矩陣B輸入到該PE陣列中進行運算，M控制數據的輸入時鐘；MODE_CLASS則控制寄存器組中的數據輸出到輸出模塊的輸出模式；

寄存器組，用于接收PE陣列的計算結果，并根據輸入的MODE_CLASS參數將該結果輸出到輸出模塊中；

輸出模塊，用于接收寄存器組中的數據并將該數據分解成矩陣C，該矩陣C為N行R列，且C=A×B；

數據輸出接口，用于輸出矩陣C。

2.根據權利要求1所述的基于單FPGA的并行矩陣乘法器，其特征在于，所述的計算單元PE由FPGA內部的DSP48單元構成。

3.根據權利要求1或2所述的基于單FPGA的并行矩陣乘法器，其特征在于，所述寄存器組由RegI和RegQ兩個寄存器組成。

4.基于單FPGA的并行矩陣乘法器的實現方法，其特征在于，包括以下步驟：

（1）在參數配置模塊中輸入N、M、R三個參數，N×R個計算單元PE根據輸入的N、R生成N行R列的PE陣列；

（2）通過數據輸入接口分別輸入矩陣A和矩陣B，其中，矩陣A為N行M列，而矩陣B為M行R列；

（3）在參數配置模塊中設置MODE_CLASS參數，用以控制矩陣C的輸出模式；

（4）矩陣A和矩陣B通過參數配置模塊輸入到PE陣列中進行乘加計算，即A×B，并經過M個時鐘得到計算結果；

（5）寄存器組接收計算結果，并按照設置的輸出模式將該計算結果輸出到輸出模塊；

（6）輸出模塊將輸出的計算結果分解成N行R列的矩陣C并按照輸出模式控制矩陣C的輸出；

（7）數據輸出接口輸出矩陣C。

5.根據權利要求4所述的基于單FPGA的并行矩陣乘法器的實現方法，其特征在于，在步驟（3）中，所述的MODE_CLASS參數取N、R兩個值，其中，MODE_CLASS=N時，矩陣C按列的方式輸出，而MODE_CLASS=R時，則矩陣C按行的方式輸出。

6.根據權利要求5所述的基于單FPGA的并行矩陣乘法器的實現方法，其特征在于，在步驟（4）中，所述PE陣列采用并行運算的方式進行計算，并且各個計算單元PE之間沒有數據通信。

7.根據權利要求6所述的基于單FPGA的并行矩陣乘法器的實現方法，其特征在于，步驟（4）包括以下步驟：

（4a）利用參數配置模塊中的A_WORDSIZE和B_WORDSIZE兩個參數，通過A_WORDSIZE確定矩陣A的位寬，通過B_WORDSIZE確定矩陣B的位寬；

（4b）將矩陣A的I、Q兩路均并置成位寬為A_WORDSIZE×N的兩路信號，并按列的方式將矩陣A輸入到PE陣列中，同時將矩陣B的I、Q兩路均并置成位寬為B_WORDSIZE×R的兩路信號，并按行的方式將矩陣B輸入到PE陣列中；

（4c）PE陣列對輸入的矩陣A和矩陣B進行乘加計算。

8.根據權利要求7所述的基于單FPGA的并行矩陣乘法器的實現方法，其特征在于，所述寄存器組將計算結果串行輸出到輸出模塊，并且輸出模塊按照MSB和LSB兩個參數的設置對該計算結果進行分配，使其分解成矩陣C，其中，MSB為矩陣C的最高有效位，而LSB為矩陣C的最低有效位。