[發明專利]碳化硅半導體器件有效
| 申請號: | 201210128717.5 | 申請日: | 2012-04-27 |
| 公開(公告)號: | CN102760768A | 公開(公告)日: | 2012-10-31 |
| 發明(設計)人: | 渡邊弘紀;宮原真一朗;杉本雅裕;高谷秀史;渡邊行彥;副島成雅;石川剛 | 申請(專利權)人: | 株式會社電裝;豐田自動車株式會社 |
| 主分類號: | H01L29/78 | 分類號: | H01L29/78;H01L29/423;H01L29/06;H01L21/04 |
| 代理公司: | 永新專利商標代理有限公司 72002 | 代理人: | 陳松濤;夏青 |
| 地址: | 日本*** | 國省代碼: | 日本;JP |
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| 摘要: | |||
| 搜索關鍵詞: | 碳化硅 半導體器件 | ||
技術領域
本公開涉及一種具有溝槽柵極型MOSFET的碳化硅半導體器件。
背景技術
在SiC(碳化硅)半導體器件中,為了流過大電流而增大溝道密度是有效的。考慮到這一點,溝槽柵極型MOSFET被用于硅晶體管。SiC半導體器件可以具有溝槽柵極結構。因此,在JP-A-2008-177538、JP-A-2008-294210和JP-A-2009-289987中提出了一種具有由SiC制成的溝槽柵極結構的垂直型MOSFET。
然而,當制造具有溝槽柵極結構的垂直型MOSFET時,在溝槽的側壁和/或底部上可能會形成凹凸結構。因此,設置在溝槽的側壁和底部上柵極絕緣膜可能具有低的絕緣耐受電壓和短的壽命。由于SiC半導體器件的擊穿電場強度比硅半導體器件的擊穿電場強度大十倍,所以在對SiC半導體器件施加幾乎比硅半導體器件的擊穿電場強度大十倍的電壓的情況下使用SiC半導體器件。因此,對SiC半導體器件的柵極絕緣膜施加的電場強度比對硅半導體器件的柵極絕緣膜施加的電場強度大十倍。因此,柵極絕緣膜的絕緣耐受電壓和壽命變得重要。
發明內容
本公開的目的是提供一種在溝槽的側壁和底部具有柵極絕緣膜的SiC半導體器件。限制所述溝槽的側壁和底部上的凹凸結構,從而改善柵極絕緣膜的絕緣耐受電壓和壽命。
一種具有包含溝槽柵極結構的垂直半導體元件的碳化硅半導體器件包括:碳化硅半導體襯底,其包括第一或第二導電類型層和在所述第一或第二導電類型層上的漂移層,其中所述漂移層具有第一導電類型,并且所述碳化硅半導體襯底包括具有偏移方向的主表面;溝槽,其設置在所述漂移層的表面上并且具有縱向方向;以及柵極電極,其經由柵極絕緣膜設置在所述溝槽中。所述溝槽的側壁提供溝道形成表面。所述垂直半導體器件被配置成根據施加至所述柵極電極的柵極電壓使電流沿所述溝槽的所述溝道形成表面流動。所述碳化硅半導體襯底的所述偏移方向垂直于所述溝槽的所述縱向方向。
在所述器件中,限制了所述溝槽的側壁和底部上的凹凸結構,從而改善了所述柵極絕緣膜的絕緣耐受電壓和壽命。
附圖說明
從下面結合附圖給出的詳細描述中,本公開的上述以及其它目的、特征和優點將變得更顯而易見。在附圖中:
圖1是示出了根據第一實施例具有溝槽柵極結構的MOSGET的示意圖;
圖2A是示出了沿圖1中的線IIA-IIA截取的MOSFET的截面圖的示意圖,圖2B是示出了沿圖1中的線IIB-IIB截取的MOSFET的截面圖的示意圖,圖2C是示出了沿圖1中的線IIC-IIC截取的MOSFET的截面圖的示意圖,并且圖2D是示出了沿圖1中的線IID-IID截取的MOSFET的截面圖的示意圖;
圖3A是示出了當形成溝槽時SiC半導體襯底的上表面布設的示意圖,并且圖3B是示出了沿圖3A中的線IIIB-IIIB截取的襯底的截面圖的示意圖;
圖4A至4F是示出了圖1中的MOSFET的制造方法的示意圖,圖4A、4C和4E對應于沿圖1中的線IIB-IIB截取的MOSFET的截面圖,而圖4B、4D和4F對應于沿圖1中的線IID-IID截取的MOSFET的截面圖;
圖5A至5F是示出了圖1中的MOSFET的制造方法的示意圖,圖5A、5C和5E對應于沿圖1中的線IIB-IIB截取的MOSFET的截面圖,而圖5B、5D和5F對應于沿圖1中的線IID-IID截取的MOSFET的截面圖;
圖6A至6F是示出了對應于圖5A至5D中的步驟的MOSFET的透視圖的示意圖;
圖7是示出了當形成溝槽時SiC半導體襯底的上表面布設的示意圖;
圖8A是示出了當根據相關技術形成溝槽時SiC半導體襯底的上表面布設的示意圖,并且圖8B是示出了沿圖8A中的線VIIIB-VIIIB截取的襯底的截面圖的示意圖;以及
圖9A至9F是示出了相關技術具有溝槽柵極結構的垂直MOSFET的部分制造方法的示意圖。
具體實施方式
本發明人已經研究了關于在SiC半導體器件中的溝槽的側壁和/或底部上形成凹凸結構的因素。在SiC半導體襯底的表面上的臺階束(step-bunching)現象可以提供用于形成凹凸結構。將會參考圖8A和8B解釋此工藝。
圖8A示出了當在襯底J1的表面上形成溝槽J2時SiC半導體襯底J1的上表面布設。圖8B示出了沿圖8A中的線VIIIB-VIIIB截取的襯底J1的截面圖。
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