[發(fā)明專利]一種多核處理器時鐘控制裝置及控制方法

有效

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• 申請日: 2012-04-26
• 公開（公告）號: CN103376877B
• 公開（公告）日: 2017-12-01
• 發(fā)明（設(shè)計）人: 畢敏
• 申請（專利權(quán)）人: 深圳市中興微電子技術(shù)有限公司
• 主分類號: G06F1/32
• 分類號: G06F1/32;G06F1/04;G06F15/163
• 代理公司: 北京安信方達知識產(chǎn)權(quán)代理有限公司11262
• 代理人: 李健,龍洪

技術(shù)領(lǐng)域

本發(fā)明涉及到移動通信技術(shù)領(lǐng)域，尤其涉及一種多核處理器時鐘控制裝置及控制方法。

背景技術(shù)

隨著終端硬件技術(shù)的不斷發(fā)展，芯片集成度的不斷提高，目前，許多高端手機的基帶處理芯片都采用多個核處理器架構(gòu)來實現(xiàn)，如兩個ARM(Advanced RISC Machines)和兩個數(shù)字信號處理器(Digital Signal Processer，DSP)的架構(gòu)。其中一個ARM和一個DSP用來處理移動通信相關(guān)的信令及數(shù)據(jù)而另外一個ARM和DSP則用來實現(xiàn)應(yīng)用軟件及音視頻編解碼。

多核的架構(gòu)解決了單核處理器資源不足的問題，卻也使得芯片功耗大大增加。眾所周知，在整個終端芯片中，核處理器是最大的耗電元件，對核處理器的功耗控制不佳時，會影響終端電池壽命，用戶體驗也會變得很差。

對于多核系統(tǒng)來說，每個核處理器的工作任務(wù)是不同的，工作時間上存在差異，可以利用這種差異性進行功耗控制管理，最直接的方式之一就是將不工作的核的電源斷掉，這樣該核的功耗就降為零，但是在實際應(yīng)用中，如果將核電源斷掉，而不進行特殊處理，則該核處理器上所有信息都會丟失，再次使用時需要初始化或是恢復(fù)這些信息，并且運行在核上的軟件也需要重新加載，因此需要權(quán)衡斷電操作和恢復(fù)操作耗電關(guān)系，否則可能得不償失。所以，在多核處理器中，最常用的方法是斷掉不使用核處理器的時鐘，采用這種方式，雖然不工作核的功耗沒有直降為零，但是大部分的動態(tài)功耗已經(jīng)不存在(沒有時鐘驅(qū)動信號翻轉(zhuǎn))而僅剩下芯片的漏電功耗，這部分功耗在芯片設(shè)計中進行保證，力求符合工藝設(shè)計的最低功耗。

需要注意的是，對于多核的芯片系統(tǒng)來說，其工作基本時鐘由一個外部晶振提供；當多個核都不工作時，才能關(guān)閉為芯片工作狀態(tài)提供時鐘的晶振，從而達到終端進一步省電的目的；而對于晶振的打開，是僅一個核需要工作則需要打開外部晶振和工作核的時鐘，而其它核的時鐘都應(yīng)該仍然處于關(guān)閉狀態(tài)。

下面以雙核系統(tǒng)為例，闡述一下現(xiàn)有軟件方案中如何實現(xiàn)芯片核時鐘管理。如圖1所示，以雙核(ARM+DSP)系統(tǒng)實現(xiàn)基本的終端通信功能。當其中核處理器X不工作時，將核處理器X的狀態(tài)通知至核處理器Y，核處理器Y操作寄存器關(guān)閉核處理器X的時鐘，而當核處理器Y需要轉(zhuǎn)為不工作狀態(tài)時，通過SPI口寫寄存器關(guān)閉外部晶振。這樣的操作方式增加了額外的功耗，隨著核處理器的增多，軟件的操作方式使得核間通信機制復(fù)雜，芯片總線設(shè)計復(fù)雜。

發(fā)明內(nèi)容

本發(fā)明要解決的技術(shù)問題是提供一種多核處理器時鐘控制裝置及方法，解決現(xiàn)有技術(shù)中對時鐘控制方法不精細而造成的功耗大的問題。

為了解決上述技術(shù)問題，本發(fā)明提供了一種多核處理器時鐘控制裝置，包括N個核處理器，N為大于1的整數(shù)，所述裝置還包括時鐘管理和控制模塊；所述時鐘管理和控制模塊包括N個核時鐘控制單元，第i個核時鐘控制單元與第i個核處理器相連，i為大于零的整數(shù)；所述時鐘管理和控制模塊還包括與所述N個核時鐘控制單元均相連的時鐘監(jiān)測單元；

所述核時鐘控制單元，用于接收與其相連的核處理器的核時鐘關(guān)閉請求并通知至所述時鐘監(jiān)測單元；

所述時鐘監(jiān)測單元，用于從所述核時鐘控制單元接收核時鐘關(guān)閉請求，判斷所述核時鐘關(guān)閉請求來自于所述N個核處理器中最后一個處于工作狀態(tài)的核處理器時，關(guān)閉高頻晶振時鐘。

進一步地，上述裝置還可以具有以下特點：

所述核時鐘控制單元，還用于接收與其相連的核處理器的核時鐘關(guān)閉請求并通知至所述時鐘監(jiān)測單元后，延遲兩個時鐘周期后關(guān)閉所述核處理器的核處理器門控時鐘。

進一步地，上述裝置還可以具有以下特點：

所述時鐘管理和控制模塊還包括與所述時鐘監(jiān)測單元相連的中斷監(jiān)測單元；

所述中斷監(jiān)測單元，用于檢測核處理器喚醒中斷信號，并在檢測到核處理器喚醒中斷信號后通知至所述時鐘監(jiān)測單元；

所述時鐘監(jiān)測單元，還用于收到核處理器喚醒中斷信號后，判斷高頻晶振是關(guān)閉狀態(tài)時，開啟所述高頻晶振，確定所述核處理器喚醒中斷信號的目標核處理器，將所述核處理器喚醒中斷信號發(fā)送至所述目標核處理器的核時鐘控制單元；

所述核時鐘控制單元，還用于收到核處理器喚醒中斷信號后，開啟所述核處理器的核門控時鐘。

進一步地，上述裝置還可以具有以下特點：

所述時鐘監(jiān)測單元，還用于收到核處理器喚醒中斷信號后，判斷高頻晶振是開啟狀態(tài)時，確定所述核處理器喚醒中斷信號的目標核處理器，將所述核處理器喚醒中斷信號發(fā)送至所述目標核處理器的核時鐘控制單元。

進一步地，上述裝置還可以具有以下特點：