[發明專利]用于減少DC/DC轉換器中的電流過沖的方法和系統

有效

• 申請號: 201210123877.0
• 申請日: 2012-04-25
• 公開（公告）號: CN102761263A
• 公開（公告）日: 2012-10-31
• 發明（設計）人: 崔恒碩
• 申請（專利權）人: 快捷半導體（蘇州）有限公司;飛兆半導體公司
• 主分類號: H02M3/28
• 分類號: H02M3/28;H02M1/36
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 劉國偉

1.一種DC/DC轉換器系統，其包括：

門控電路，其包含具有第一和第二開關的反相器電路，所述門控電路進一步經配置以產生第一和第二門控信號，所述第一和第二門控信號經配置以分別斷開和閉合所述第一和所述第二開關，且根據DC輸入信號產生AC信號；

變壓器，其經配置以轉變所述AC信號；

第二級，其經配置以將所述AC信號整流成DC輸出信號；以及

軟啟動控制電路，其經配置以產生用以在所述第一開關的第一循環的初始部分(Td)期間使所述第一開關的閉合延遲的信號。

2.根據權利要求1所述的DC/DC轉換器系統，其進一步包括電流控制振蕩器電路，所述電流控制振蕩器電路經配置以循序地為脈沖頻率調制電容器(PFMcap)充電和放電，使得PFMcap的電壓(VCT)以三角形波形在高電壓閾值(VTH)與低電壓閾值(VTL)之間振蕩。

3.根據權利要求2所述的DC/DC轉換器系統，其中所述軟啟動控制電路進一步經配置以基于所述VCT信號、時鐘信號(CLK)和運行信號(RUN)而產生用以延遲所述第一開關的所述閉合的所述信號。

4.根據權利要求3所述的DC/DC轉換器系統，其中所述軟啟動控制電路進一步包括時序塊，所述時序塊經配置以在所述DC/DC轉換器系統啟動后即刻產生初始化信號(INITIALIZE)持續預定時間量(Ti)，所述時序塊進一步經配置以在Ti之后產生所述RUN信號。

5.根據權利要求4所述的DC/DC轉換器系統，其中所述軟啟動控制電路進一步包括第一觸發器，所述第一觸發器經配置以基于所述RUN信號和所述CLK信號而產生GATE_CNTRL信號。

6.根據權利要求5所述的DC/DC轉換器系統，其中所述第一觸發器包括D觸發器，所述D觸發器經配置以在所述RUN信號和所述CLK信號兩者為高時被鎖存為高。

7.根據權利要求5所述的DC/DC轉換器系統，其中所述軟啟動控制電路進一步包括第二觸發器，所述第二觸發器經配置以基于所述GATE_CNTRL和反相時鐘信號(INV_CLK)而產生QSR_F/F信號。

8.根據權利要求7所述的DC/DC轉換器系統，其中所述第二觸發器包括SR觸發器，所述SR觸發器經配置以在所述GATE_CNTRL信號上升時產生所述QSR_F/F信號，且在INV_CLK信號上升時被鎖存為低。

9.根據權利要求7所述的DC/DC轉換器系統，其中所述QSR_F/F信號是在所述開關Q1的所述第一周期期間具有高值且隨后被鎖存為低的矩形波信號。

10.根據權利要求7所述的DC/DC轉換器系統，其中所述軟啟動控制電路進一步包括比較器，所述比較器經配置以基于所述VCT信號和(VTH+VTL)/2而產生CLK_SUB信號。

11.根據權利要求10所述的DC/DC轉換器系統，其中分別在所述比較器的反相輸入和非反相輸入處接收VCT和(VTH+VTL)/2，且其中在所述VCT信號小于(VTH+VTL)/2時，比較器的輸出變高以產生所述CLK_SUB信號。

12.根據權利要求10所述的DC/DC轉換器系統，其中所述軟啟動控制電路進一步包括AND門，所述AND門經配置以基于所述CLK_SUB信號和所述QSR_F/F信號產生INHIBIT信號，其中所述INHIBIT信號僅在所述第一開關的所述第一循環的所述初始部分Td期間為高。

13.根據權利要求10所述的DC/DC轉換器系統，其中所述AND門經配置以在所述CLK_SUB信號和所述QSR_F/F信號兩者均為高時產生所述INHIBIT信號，且其中所述QSR_F/F信號僅在開關Q1的所述第一時鐘循環期間為高。

14.根據權利要求12所述的DC/DC轉換器系統，其進一步包括反相器，所述反相器經配置以產生INV_INHIBIT信號，所述INV_INHIBIT信號是所述INHIBIT信號的反相形式，所述INV_INHIBIT信號除了Td期間外在所有時候均為高，而在Td時INV_INHIBIT為低。

15.根據權利要求14所述的DC/DC轉換器系統，其中針對所述門控電路斷言所述INV_INHIBIT信號以在Td期間延遲所述第一開關的所述斷開。