[發明專利]MOS器件的建模方法

有效

• 申請號: 201210123082.X
• 申請日: 2012-04-24
• 公開（公告）號: CN102646147A
• 公開（公告）日: 2012-08-22
• 發明（設計）人: 卜建輝;畢津順;梅博;羅家俊;韓鄭生
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京漢昊知識產權代理事務所(普通合伙) 11370
• 代理人: 朱海波

技術領域

本發明涉及半導體器件的特性仿真領域，具體地說涉及一種MOS器件的建模方法。

背景技術

隨著集成電路設計的復雜度越來越高，尺寸越來越小，隔離技術在集成電路制造中的作用越來越重要。CMOS工藝下的隔離技術主要包括介質材料隔離和反向PN結隔離等。其中，介質材料隔離在消除寄生晶體管，降低工作電容，以及抑制MOS管的閂鎖效應等方面均有出色表現。在3μm～0.35μm的工藝中，局部氧化(Local?Oxidation?of?Silicon，LOCOS)工藝被廣泛使用，但是這種工藝有著自身的缺陷：(1)鳥嘴(Bird’s?Beak)結構使場二氧化硅侵入有源區；(2)場氧注入在高溫過程中發生再分布，引起有源器件的窄寬度效應(Narrow?Width?Effect)；(3)場二氧化硅在窄隔離區變薄；(4)不平坦的表面形狀。這些缺陷在進入到0.18μm及以下工藝節點時候顯得尤為突出，LOCOS工藝已經不可用。因此，隨著器件由深亞微米向納米發展，淺溝槽隔離(Shallow?Trench?Isolation，STI)技術已經替代LOCOS技術成為主流的隔離技術。與LOCOS技術相比，STI技術具有完全無鳥嘴，完全平坦化，良好的抗閂鎖等優點，而且STI技術可以回避高溫工藝，減小了結間距和結電容，保證了有源區的面積，提高了集成度。

隨著器件有源區面積的減小，STI應力對器件性能的影響將不可忽略，器件的性能與器件有源區的面積以及器件在有源區的位置強烈相關，它不僅對器件閾值電壓產生影響，對器件的載流子遷移率也將產生影響。在加州大學伯克利分校開發的BSIMSOI4直流模型中，考慮了柵在X方向(溝道長度方向)到STI邊界的距離(SA和SB)對器件閾值電壓以及遷移率的影響。其中，SA是指柵在源的方向距離STI邊界的距離；SB是指柵在漏的方向距離STI邊界的距離。傳統的STI應力提參建模都是通過改變SA和SB的值，來測試其對器件性能的影響，進而提取相關參數。

目前需要一種能夠考慮到STI寬度以及器件在Y方向(溝道寬度的方向)的應力對器件性能的影響，并提取相應參數，對包含STI應力影響的MOS器件進行模擬的方法。

發明內容

本發明提供一種MOS器件的建模方法，用于提高建模的準確性，使根據模型所得到的模擬數值與器件的實測值更加接近。

根據本發明的一個方面，提供一種MOS器件的建模方法，包括以下步驟：

a)建立定義與STI相關的尺寸的一組參數，其中至少一個參數定義了STI的寬度或者柵寬方向上到STI的距離；

b)建立所述一組參數對閾值電壓和遷移率的影響的解析模型，所述解析模型包含待確定的系數；

c)對使用特定工藝制作的不同尺寸的MOS器件進行特性測試，獲得測試數據；

d)根據所述測試數據確定所述解析模型的系數。

本發明提供的MOS器件的建模方法，通過對具有不同尺寸的MOS器件進行特性測試，獲得測試數據；并將測試數據以及MOS器件的尺寸數值代入預設特性模型中，求得預設特性模型的系數。其中，MOS器件的尺寸包括源/漏區得長度，STI的尺寸以及柵極與STI的距離等；將系數代入預設特性模型，生成特性模型。本發明生成的特性模型可以用于模擬包含STI應力影響的MOS器件，用本發明提供的特性模型進行器件模擬，所獲得的器件輸出特性以及轉移特性與器件實測值更為接近，更為準確，因此可以使用本發明提供的方法進行各種MOS器件的特性模擬，并對其中的參數進行相應調整，已獲得可靠性更高的MOS器件。

附圖說明

通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發明的其它特征、目的和優點將會變得更明顯：

圖1為根據本發明的一種MOS器件的建模方法的一種具體實施方式的流程示意圖；

圖2～圖5為根據本發明的方法的一個具體實施方式中的不同尺寸的MOS器件的結構示意圖。

附圖中相同或相似的附圖標記代表相同或相似的部件。

具體實施方式

為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明的實施例作詳細描述。

下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。