[發明專利]一種半導體結構及其制造方法有效
| 申請號: | 201210117033.5 | 申請日: | 2012-04-19 |
| 公開(公告)號: | CN103378129A | 公開(公告)日: | 2013-10-30 |
| 發明(設計)人: | 尹海洲;朱慧瓏;駱志炯 | 申請(專利權)人: | 中國科學院微電子研究所 |
| 主分類號: | H01L29/06 | 分類號: | H01L29/06;H01L21/336 |
| 代理公司: | 北京漢昊知識產權代理事務所(普通合伙) 11370 | 代理人: | 朱海波 |
| 地址: | 100029 *** | 國省代碼: | 北京;11 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 半導體 結構 及其 制造 方法 | ||
技術領域
本發明涉及半導體技術領域,尤其涉及一種半導體結構及其制造方法。
背景技術
隨著MOSFET(金屬氧化物場效應晶體管)溝道長度不斷縮短,一系列在MOSFET長溝道模型中可以忽略的效應變得愈發顯著,甚至成為影響性能的主導因素,這種現象統稱為短溝道效應。短溝道效應導致器件的電學性能惡化,如造成柵極閾值電壓下降、功耗增加以及信噪比下降等問題。
為了改善短溝道效應,超陡倒摻雜阱(SSRW)被引入到半導體場效應器件中。超陡倒摻雜阱具有低高低(或低高)的溝道摻雜分布,溝道表面區域維持低摻雜濃度,通過離子注入等合適的方法在溝道表面以下的區域內形成高摻雜區,減小源/漏區耗盡層寬度,避免源漏穿通、閾值電壓增加導致漏電流增大等短溝道效應。美國專利US7002214中介紹了一種超薄絕緣體上硅的超陡倒摻雜阱場效應器件。如圖1所示,通過離子注入在絕緣體上硅的硅膜上形成重摻雜的SOI區域33L/33R,然后生長超薄本征外延區域48L/48R,形成超陡倒摻雜的溝道分布,進一步形成場效應器件。然而,通過離子注入進行摻雜難以控制摻雜分布,而且在重摻雜區域生長高質量的外延層也是一大難點。傳統的SiGe?PMOS應變硅技術也開始面臨瓶頸,很難再為溝道提供更強的應變;再者,柵極氧化物介質的厚度方面也將出現發展瓶頸問題,柵極氧化物厚度減薄的速度已經很難再跟上柵極寬度縮小的步伐,柵介質漏電越來越大;關鍵尺寸不斷縮小,易于導致源漏區電阻的不斷增大和器件的功耗越來越大。
目前,業界的主導思路是改進傳統的平面型器件技術,想辦法減小溝道區的厚度,消除溝道中耗盡層底部的中性層,讓溝道中的耗盡層能夠填滿整個溝道區-這便是所謂的全耗盡型(Fully?Depleted:FD)器件,而傳統的平面型器件則屬于部分耗盡型(Partialiy?Depleted:PD)器件。
不過,要制造出全耗盡型器件,要求溝道處的硅層厚度極薄。傳統的制造工藝,特別是傳統基于體硅的制造工藝很難造出符合要求的結構或造價昂貴,即便對新興的SOI(絕緣體上硅)工藝而言,溝道硅層的厚度也很難控制在較薄的水平。圍繞如何實現全耗盡型器件的整體構思,研發的重心轉向立體型器件結構,即,轉向全耗盡型雙柵或三柵技術。
立體型器件結構(有的材料中也稱為垂直型器件)指的是器件的源漏區和柵極的橫截面并不位于同一平面內的技術,實質屬FinFET(鰭式場效應晶體管)結構。
轉向立體型器件結構之后,由于溝道區不再包含在體硅或SOI中,而是從這些結構中獨立出來,因此,采取蝕刻等方式可能制作出厚度極薄的全耗盡型溝道。
當前,已提出的立體型半導體器件如圖2所示,所述半導體器件包括,半導體基體020,所述半導體基體020位于絕緣層010上;源漏區030,所述源漏區030接于所述半導體基體020中相對的第一側面022;柵極040,所述柵極040位于所述半導體基體020中與所述第一側面022相鄰的第二側面024上(圖中未示出所述柵極040及所述半導體基體020間夾有的柵介質層和功函數金屬層)。其中,為減小源漏區電阻,所述源漏區030的邊緣部分可被擴展,即,所述源漏區030的寬度(沿xx’方向)大于所述半導體基體020的厚度。立體型半導體結構有望應用22nm技術節點及其以下,隨著器件尺寸進一步縮小,立體型半導體器件的短溝道效應也將成為影響器件性能的一大因素。
發明內容
為了解決上述問題,本發明提供了一種半導體結構及其形成方法,利于減小短溝道效應,提高器件性能。
本發明提供的一種半導體結構,包括,半導體基體,所述半導體基體位于絕緣層上,且所述絕緣層位于半導體襯底上;源漏區,其接于所述半導體基體的兩個相對的第一側面;柵極,其位于所述半導體基體的兩個相對的第二側面上;絕緣塞,位于所述絕緣層上并嵌于所述半導體基體中;外延層,夾于所述絕緣塞和所述半導體基體之間。
本發明提供的一種半導體結構的形成方法,包括:在半導體襯底上形成絕緣層;在絕緣層上形成半導體基體;形成源漏區,所述源漏區接于所述半導體基體的兩個相對的第一側面;形成柵極,所述柵極位于所述半導體基體的兩個相對的第二側面上;去除所述半導體基體內部分材料,以在所述半導體基體內形成空腔,所述空腔暴露所述絕緣層;在所述空腔中選擇性外延形成外延層;在空腔中形成絕緣塞。
與現有技術相比,采用本發明提供的技術方案具有如下優點:
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