[發明專利]金氧半導體半導體裝置及其制造方法

無效

• 申請號: 201210115309.6
• 申請日: 2012-04-18
• 公開（公告）號: CN102751193A
• 公開（公告）日: 2012-10-24
• 發明（設計）人: S·文卡特桑
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/10
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

技術領域

本發明一般涉及半導體裝置及其制造方法，尤其是涉及金氧半導體(MOS)半導體裝置及制造具有選擇性形成的溝道區的此種裝置的方法。

背景技術

通過使用多個互連的場效應晶體管(FET)，也稱為金氧半導體場效應晶體管(MOSFET)，或者簡稱金氧半導體(MOS)晶體管實施大多數現今集成電路(IC)。金氧半導體(MOS)晶體管包含柵極電極作為控制電極和形成在半導體襯底的空間分離的源極與漏極區，且其中可流動電流。施加在柵極電極的控制電壓控制通過源極和漏極區間的溝道的電流流。

集成電路的制造面臨許多競爭挑戰。由于實施在集成電路(IC)的功能變得更加復雜，必須納入越來越多的金氧半導體(MOS)晶體管在集成電路芯片上。除了朝向更復雜的集成電路的趨勢，也有朝著更快的集成電路的趨勢。也就是說，趨勢是朝著減少集成電路的切換速度。

由于集成電路(IC)上晶體管數量的增加，有必要減少每個獨立晶體管尺寸的大小且因此減少制造晶體管的組件的尺寸。降低金氧半導體(MOS)晶體管的尺寸需要減小源極和漏極區間的間距，但降低源極-漏極間距，會產生短溝道效應與作為穿通擊穿(punch?through?breakdown)的問題。這些問題的一般解決方案，包括暈植入(halo?implant)以與短溝道效應戰斗以及穿通植入以增加溝道與襯底井(well)的摻雜(doping)以避免穿通。然而，這些解決方案，將導致其它問題。

連接電容(junction?capacitance)，也就是，源極-襯底的連接處的電容，特別是漏極-襯底的連接處，在很大程度上在這些電容必須在切換操作期間充電或放電時決定IC的速度。通過在連接處任一側上增加材料的雜質摻雜(impurity?doping)以增加連接電容。典型的暈植入，閾值調整植入和穿通植入在襯底井與溝道增加雜質摻雜，且因此提高連接電容和不利地影響切換速度。

一種考慮降低雜質摻雜在襯底井上的做法，通過增加穿通植入量并更深的在溝道區放置植入以減少連接電容。然而，在傳統的MOS過程，閾值調整和穿通植入引進于晶體管的整個主動區，包括溝道區和源極和漏極區。因此，更深的在溝道區放置穿通植入有效地放置其于源極和漏極區下，因此增加，并非減少連接電容。因而此種做法不是一個可行的解決方案。

除了連接電容的問題，在源極/漏極延伸區下增加的摻雜濃度造成增加的帶-帶泄漏電流(band-band?leakage?current)(也稱為柵極誘導漏極泄漏(Gate?induced?Drain?Leakage)或GIDL)。該泄漏電流建立底板(floor)，泄漏電流不能減少低于該底板，因此建立靜態功耗量的技術和在其技術上建立的裝置。為了降低泄漏電流，已改善裝置的短溝道的特點而不增加源極/漏極延伸區下的穿通或暈摻雜。

因此，需要提供用于制造集成電路的方法，該集成電路具有集成電路的MOS晶體管的減少的源極-漏極間距，而不會不利地影響IC的切換速度。此外，想要提供一個MOS晶體管能夠用于實施集成電路所需的切換速度。另外，想要提供一個MOS晶體管和制造該晶體管的方法，該晶體管具有最小暈或源極漏極摻雜、低連接電容與低帶對帶的泄漏電流的良好的短溝道控制。此外，從后續說明書內容與附加的權利要求，伴隨圖式與前述技術領域及現有技術，本發明的其它想要的特征與特點將變得明顯。

發明內容

根據一實施例，提供一種制造MOS裝置的方法，包括：沉積覆蓋在半導體襯底的表面的虛擬柵極材料(dummy?gate?material)層，與圖案化該虛擬柵極材料以形成虛擬柵極。植入空間分離的(spaced?apart)源極與漏極區對準該虛擬柵極，且沉積覆蓋在該半導體襯底與該虛擬柵極的間隙填充材料(gap?fill?material)。去除該間隙填充材料的部分，以外露該虛擬柵極的上表面，且去除該虛擬柵極，以形成延伸穿過該間隙填充材料的凹部(recess)。植入傳導性測定的離子穿過該凹部，并進入該半導體襯底，以形成在該空間分離的源極與漏極區間的雜質摻雜的溝道區。外露覆蓋在該雜質摻雜溝道的該半導體襯底的表面的部分，以及形成覆蓋在該表面的部分的柵極絕緣體與柵極電極。

根據另一實施例，提供一種制造MOS裝置的方法，包括：形成掩模，該掩模定義覆蓋半導體襯底的表面的柵極區。在該半導體襯底對準該柵極區形成源極與漏極區，且使用該掩模作為摻雜掩模在該半導體襯底形成增強摻雜子表面的雜質區。接著通過使用該掩模作為柵極對準掩模形成覆蓋在該半導體襯底對準該柵極區的柵極電極。