[發明專利]可編程LSI

有效

• 申請號: 201210115117.5
• 申請日: 2012-04-13
• 公開（公告）號: CN102739236B
• 公開（公告）日: 2017-05-10
• 發明（設計）人: 小林英智;遠藤正己;鹽野入豐;傅保洋樹;西島辰司;大島和晃;米田誠一;小山潤
• 申請（專利權）人: 株式會社半導體能源研究所
• 主分類號: H03K19/20
• 分類號: H03K19/20;G11C16/06;G11C11/4063
• 代理公司: 中國專利代理(香港)有限公司72001
• 代理人: 張金金,朱海煜

1.一種半導體器件，包括：

可編程邏輯電路，其包括：

配置存儲器，其包括：

易失性存儲電路，其配置成當向所述可編程邏輯電路供應電源時存儲配置數據；以及

非易失性存儲電路，其配置成當不向所述可編程邏輯電路供應所述電源時存儲所述配置數據，

其中所述非易失性存儲電路包括晶體管，其配置成控制存儲所述配置數據，

其中所述晶體管包括氧化物半導體層，其包括溝道形成區，并且

其中所述非易失性存儲電路進一步包括電容器，所述電容器的一對電極中的一個電極電連接到當所述晶體管關斷時被設置在浮動狀態的節點。

2.如權利要求1所述的半導體器件，其進一步包括配置成存儲所述配置數據的存儲器元件，

其中存儲在所述存儲器元件中的配置數據的至少一部分被輸入到所述配置存儲器，并且

其中所述存儲器元件包括：晶體管，其包括氧化物半導體層，所述氧化物半導體層包括溝道形成區；和電容器，所述電容器的一對電極中的一個電極電連接到當所述晶體管關斷時被設置在浮動狀態的節點。

3.如權利要求1所述的半導體器件，

其中所述可編程邏輯電路的功能根據所述配置數據而改變。

4.如權利要求1所述的半導體器件，

其中所述易失性存儲電路包括兩個運算電路，并且

其中來自一個運算電路的輸出被輸入到另一個運算電路，并且來自所述另一個運算電路的輸出被輸入到所述一個運算電路。

5.一種半導體器件，包括：

可編程邏輯電路，其包括邏輯元件，所述邏輯元件的每個包括：

配置存儲器，其包括：

易失性存儲電路，其配置成存儲配置數據；以及

非易失性存儲電路，其配置成存儲所述配置數據，

其中所述非易失性存儲電路包括晶體管，其配置成控制存儲所述配置數據，

其中所述晶體管包括氧化物半導體層，其包括溝道形成區，并且

其中所述非易失性存儲電路進一步包括電容器，所述電容器的一對電極中的一個電極電連接到當所述晶體管關斷時被設置在浮動狀態的節點。

6.如權利要求5所述的半導體器件，其進一步包括配置成存儲所述配置數據的存儲器元件，

其中存儲在所述存儲器元件中的配置數據的至少一部分被輸入到所述配置存儲器，并且

其中所述存儲器元件包括：晶體管，其包括氧化物半導體層，所述氧化物半導體層包括溝道形成區；和電容器，所述電容器的一對電極中的一個電極電連接到當所述晶體管關斷時被設置在浮動狀態的節點。

7.如權利要求5所述的半導體器件，

其中所述可編程邏輯電路的功能通過根據所述配置數據改變所述邏輯元件之間的電連接而改變。

8.如權利要求5所述的半導體器件，

其中所述易失性存儲電路包括兩個運算電路，并且

其中來自一個運算電路的輸出被輸入到另一個運算電路，并且來自所述另一個運算電路的輸出被輸入到所述一個運算電路。

9.一種半導體器件，包括：

可編程邏輯電路，其包括邏輯元件，所述邏輯元件的每個包括：

配置存儲器，其包括：

易失性存儲電路，其配置成存儲配置數據；以及

非易失性存儲電路，其配置成存儲所述配置數據；

查找表，其配置成根據所述配置數據進行不同的運算處理；以及

選擇電路，其配置成根據所述配置數據改變所述邏輯元件之間的電連接，

其中所述非易失性存儲電路包括晶體管，其配置成控制存儲所述配置數據，

其中所述晶體管包括氧化物半導體層，其包括溝道形成區，并且

其中所述非易失性存儲電路進一步包括電容器，所述電容器的一對電極中的一個電極電連接到當所述晶體管關斷時被設置在浮動狀態的節點。

10.如權利要求9所述的半導體器件，

其中所述邏輯元件的每個進一步包括寄存器，其與時鐘信號同步地輸出對應于來自所述查找表的輸出信號的信號。