[發明專利]大馬士革結構的制作方法

有效

• 申請號: 201210114816.8
• 申請日: 2012-04-18
• 公開（公告）號: CN103377989A
• 公開（公告）日: 2013-10-30
• 發明（設計）人: 胡敏達;張城龍;張海洋
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制造領域，特別涉及一種大馬士革結構的制作方法。

背景技術

在半導體集成電路中，半導體器件之間的信號傳輸需要高密度的金屬互連線，然而這些金屬互連線帶來的大電阻和寄生電容已經成為限制RC(resistance?capacitance)延遲繼續減小的主要因素。

在傳統的半導體工藝中，金屬鋁一般被用作半導體器件之間的金屬互連線，隨著半導體工藝的發展，金屬鋁互連線已經部分被金屬銅互連線所替代，這是因為與鋁相比，銅具有較小的電阻值，采用金屬銅互連線可減小RC延遲；另一方面，低介電常數絕緣材料被用作金屬層之間的介電層的主要成分，減少了金屬層之間的寄生電容，在實際應用中，我們一般將低介電常數絕緣材料稱為低k介電材料。利用大馬士革工藝形成的大馬士革結構廣泛應用于生產線后端(back?end?of?line，BEOL)的半導體結構中。為了減小集成電路的RC延遲，提高集成電路的RC性能，隨著半導體技術的發展，大馬士革結構中的介電層材料從氧化硅替換為低k(一種介電常數)介電材料，又從低k介電材料替換為超低k介電材料。

現有大馬士革結構的制作方法有多種，常見的方法有：1.全通孔優先法(full?via?first)；2.部分通孔優先法(partial?via?first)；3.全溝槽優先法(full?trench?first)；4.部分溝槽優先法(partial?trench?first)；5.自對準法(self-alignment?method)。下面就其中一種大馬士革結構的制作方法---部分通孔優先法作大體介紹，所述制作方法包括：

如圖1所示，提供半導體襯底1，該半導體襯底1內形成有金屬導電層2，在半導體襯底1上形成介電層3，所述介電層3為低k介電層或超低k介電層。

如圖2所示，在介電層3上形成硬掩模層4，該硬掩模層4的材料可為金屬。在硬掩模層4上形成第一圖形化的光刻膠層5，所述第一圖形化的光刻膠層5用于定義出溝槽(Trench)的位置。

結合圖2、圖3所示，以第一圖形化的光刻膠層5為掩模刻蝕硬掩模層4，去除未被第一圖形化的光刻膠層5遮蓋的硬掩模層4，在硬掩模層4中定義出溝槽的位置。然后灰化去除殘余的第一圖形化的光刻膠層5。

如圖4所示，在圖形化后的硬掩模層4上形成第二圖形化的光刻膠層6，所述第二圖形化的光刻膠層6用于定義出通孔(Via)的位置。

如圖5所示，以第二圖形化的光刻膠層6為掩模，刻蝕介電層3，形成部分通孔7。

如圖6所示，灰化去除第二圖形化的光刻膠層6，以圖形化后的硬掩模層4為掩?？涛g介電層3，形成全溝槽8和全通孔9。此步驟中全溝槽8的刻蝕方法為干法刻蝕，刻蝕氣體包括O₂。

如圖7所示，去除硬掩模層4，向全溝槽8和全通孔9中填充銅，形成大馬士革結構，填充有銅的全通孔9對應形成插栓，填充有銅的全溝槽8對應形成互連線。

理論上來講，將大馬士革結構中介電層的材料由氧化硅替換為低k介電材料或超低k介電材料時，應該可以減小大馬士革所在集成電路的RC延遲，但是，對利用上述方法形成的大馬士革結構進行檢測發現，大馬士革所在集成電路的RC延遲問題并沒有得到改善或者改善的效果不明顯。

發明內容

本發明要解決的問題是改善大馬士革結構所在集成電路的RC延遲問題。

為解決上述問題，本發明提供了一種大馬士革結構的制作方法，所述制作方法包括：

提供半導體襯底；

在所述半導體襯底上形成介電層，所述介電層為介電常數小于3.9而不小于2.55的低k介電層或介電常數小于2.55的超低k介電層；

刻蝕所述介電層，形成部分通孔或全通孔；

形成所述部分通孔或全通孔之后，利用包含O₂的第一氣體對所述介電層進行第一刻蝕，形成部分溝槽；

形成所述部分溝槽之后，利用包含CH₄的第二氣體至少對所述部分溝槽進行表面處理；

所述表面處理之后，利用所述第一氣體對所述部分溝槽下方的介電層進行第二刻蝕。

可選地，所述第二氣體還包括N₂。