[發(fā)明專利]具有多個應力結構的半導體器件及其制造方法

有效

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• 申請日: 2012-04-13
• 公開（公告）號: CN103066124A
• 公開（公告）日: 2013-04-24
• 發(fā)明（設計）人: 呂偉元;黃立平;蔡瀚霆;王維敬;李明軒;楊學人;陳冠仲
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/10;H01L21/336
• 代理公司: 北京德恒律師事務所 11306
• 代理人: 陸鑫;房嶺梅

技術領域

本發(fā)明涉及半導體領域，更具體地，涉及具有多個應力結構的半導體器件及其制造方法。

背景技術

半導體集成電路(IC)經(jīng)歷了快速增長。在IC演進的過程中，部件密度(即，每芯片面積互連器件的數(shù)量)普遍增加，同時幾何尺寸(即，可使用制造工藝制造的最小部件(或線))減小。這種比例縮小通常通過增加生產(chǎn)效率和降低相關成本來提供優(yōu)勢。這種比例縮小還增加了處理和制造IC的復雜度，并且對于將要實現(xiàn)的這些進步，需要IC制造的類似開發(fā)。

例如，隨著通過各種技術節(jié)點比例縮小半導體器件(諸如金屬氧化物半導體場效應晶體管(MOSFET))，已經(jīng)實現(xiàn)了應變源極/漏極部件(例如，應力器件區(qū)域)，以增強載流子遷移率并改進器件性能。盡管形成IC器件的應力器件(stressor，也稱為應激源)區(qū)域的現(xiàn)有方法通常足以應對它們的預期目的，但它們還不能在所有方面都完全滿足要求。

發(fā)明內(nèi)容

為解決上述問題，本發(fā)明提供了一種半導體器件，包括：柵極結構，覆蓋半導體襯底的頂面；第一柵極隔離件，設置在柵極結構的側(cè)壁上并覆蓋襯底的頂面；結晶半導體材料，覆蓋半導體襯底的頂面并與第一柵極隔離件的側(cè)壁相鄰；第二柵極隔離件，設置在第一柵極隔離件的側(cè)壁上并覆蓋結晶半導體材料；第一應力器件區(qū)域，設置在半導體襯底中；以及第二應力器件區(qū)域，設置在半導體襯底和結晶半導體材料中，其中，第一應力器件區(qū)域與柵極結構的中心線相距第一水平距離，第二應力器件區(qū)域與柵極結構的中心線相距第二水平距離，第二水平距離大于第一水平距離。

該半導體器件還包括：第一錯位，設置在第一應力器件區(qū)域中；以及第二錯位，設置在第二應力器件區(qū)域中。

該半導體器件還包括：第三應力器件區(qū)域，設置在半導體襯底和結晶半導體材料中；以及第三錯位，設置在第三應力器件區(qū)域中。

其中，第一錯位完全設置在半導體襯底內(nèi)，以及其中，第二錯位設置在半導體襯底和結晶半導體材料內(nèi)。

其中，第三錯位設置在半導體襯底和結晶半導體材料內(nèi)。

其中，第一應力器件區(qū)域比第二應力器件區(qū)域更深入地設置在半導體襯底內(nèi)。

其中，結晶半導體材料包括選自由Si、SiP、SiC、和SiCP組成的組中的材料。

其中，第一錯位延伸到半導體器件的溝道區(qū)域內(nèi)，其中，第二錯位不延伸到溝道區(qū)域內(nèi)，以及其中，第二錯位設置在第一柵極隔離件和第二柵極隔離件的下方。

此外，還提供了一種半導體器件，包括：半導體襯底，具有頂面；柵極結構，設置在半導體襯底的頂面上；第一柵極隔離件，形成在柵極結構的側(cè)壁上；第一應力區(qū)域，設置在半導體襯底中并與半導體器件的溝道區(qū)域相鄰，第一應力區(qū)域包括具有第一夾斷點的第一錯位；半導體材料，在半導體器件的源極區(qū)域和漏極區(qū)域中的半導體襯底的頂面上外延(epi)生長，源極區(qū)域和漏極區(qū)域之間限定有溝道區(qū)域；第二柵極隔離件，形成在第一柵極隔離件的側(cè)壁上；以及第二應力區(qū)域，設置在半導體襯底和外延生長的半導體材料中，第二應力區(qū)域包括具有第二夾斷點的第二錯位。

其中，第二錯位延伸穿過半導體襯底和外延生長的半導體材料。

其中，半導體襯底是絕緣體上超薄體(UTB)硅(SOI)半導體襯底，其中，半導體襯底和外延生長的半導體材料包括選自由硅(Si)和鍺(Ge)組成的組中的材料，以及其中，第一錯位和第二錯位在溝道區(qū)域的電流流動方向上產(chǎn)生拉伸應力。

其中，第一錯位和第二錯位形成在111方向上，以及其中，111方向具有大約45至大約65度的角度，角度是相對于與半導體襯底的頂面平行的軸測量而得的。

其中，第一夾斷點以小于大約30納米的深度設置在半導體襯底中，該深度是從半導體襯底的頂面開始測量而得的，以及其中，第二夾斷點以小于大約30納米的深度設置在半導體襯底中，該深度是從半導體襯底的頂面開始測量而得的。

其中，第一夾斷點和第二夾斷點不設置在溝道區(qū)域內(nèi)。

其中，第一夾斷點被設置在半導體襯底中在水平方向上距離柵極結構的邊緣大約-10納米到大約10納米的位置。

其中，第一應力區(qū)域和第二應力區(qū)域不延伸到柵極結構的中心線外。

其中，第一夾斷點在半導體襯底內(nèi)的深度大于第二夾斷點的深度，第一夾斷點的深度和第二夾斷點的深度是從半導體襯底的頂面開始測量而得的。