[發明專利]電流共享型存儲器的地址解碼器

有效

• 申請號: 201210109999.4
• 申請日: 2012-04-13
• 公開（公告）號: CN102637450A
• 公開（公告）日: 2012-08-15
• 發明（設計）人: 劉新宇;陳建武;吳旦昱;周磊;武錦;金智
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G11C8/10
• 分類號: G11C8/10
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 周國城

技術領域

本發明涉及集成電路存儲器設計技術領域，特別涉及一種電流共享型存儲器的地址解碼器。

背景技術

半導體存儲器一般由地址解碼器、存儲陣列和靈敏放大器構成。地址解碼器由多個地址解碼電路構成，對于N位地址的存儲器，需要2^N個地址解碼電路。隨著存儲器容量的增加，存儲陣列越來越大。存儲陣列對于地址解碼電路而言，等效為電容。隨著存儲陣列的增大，等效電容也逐漸增大。地址解碼電路，一般采用射級跟隨器驅動存儲陣列，如圖1所示。然而射級跟隨器在驅動負載電容時，存在一個嚴重問題。隨著負載電容的增加，射級跟隨器輸出信號波形的下降沿急劇增加。由于射級跟隨器工作電流固定，對負載電容放電速度緩慢，其輸出信號下降時間明顯比上升時間長。負載電容越大，上升時間和下降時間差異越大。上升時間和下降時間不一樣，大大降低電路的工作速度。增加射級跟隨器的工作電流可以降低下降時間，減少上升時間和下降時間的差異，但是功耗也大大增加。

發明內容

(一)要解決的技術問題

有鑒于此，本發明的主要目的在于提供一種高速、低功耗的電流共享型存儲器的地址解碼器，可以驅動大容量的存儲器陣列，用以解決傳統地址解碼電路在驅動大容量存儲陣列時其信號下降時間遠大于上升時間，解決其工作速度的瓶頸。

(二)技術方案

為了達到上述目的，本發明提供了一種電流共享型存儲器的地址解碼器，該地址解碼器包括多個帶有電流共享端口的地址解碼電路，每個地址解碼電路的電流共享端口連接在一起，實現共享驅動電流，以增加地址解碼器的驅動能力。

上述方案中，所述帶有電流共享端口的地址解碼電路包括地址解碼單元和驅動單元，其中地址解碼單元用于對存儲器地址解碼后輸出差分解碼信號；驅動單元用于對該差分解碼信號進行放大以增加驅動能力，并提供下拉電流用以驅動存儲器中存儲陣列構成的等效電容，且提供電流共享端口。

上述方案中，所述地址解碼單元有多種實現形式，包括基于射極耦合邏輯的或非門，或者是二極管與門。

上述方案中，所述驅動單元是一個有源下拉電路，包括：

第一電阻R₁，第一電阻R₁一端接地，另一端與差分解碼信號的同相端以及第三晶體管Q₃的基極相連；

第二電阻R₂，第二電阻R₂一端與差分解碼信號的反相端以及第四晶體管Q₄的基極相連，另一端與第三晶體管Q₃的發射極以及第四晶體管Q₄的集電極相連；

第三晶體管Q₃，基極與第一電阻R₁相連，集電極接地，發射極作為輸出節點V_O與第二電阻R₂以及第四晶體管Q₄集電極相連；

第四晶體管Q₄，基極與第二電阻R₂一端相連，集電極作為輸出節點V_O與第二電阻R₂的另一端以及第三晶體管Q₃發射極相連，發射極作為電流共享端口V_C，與驅動電流源I₂相連。

驅動電流源I₂，一端作為電流共享端口V_C與第四晶體管Q₄發射極相連，另一端與電源VEE相連。

上述方案中，所述驅動電流源I₂具有多種實現形式，包括將多個小的電流源并聯等效于一個大的電流源，或者將多個地址解碼電路中的驅動電流源通過電流共享端口連接在一起。

(三)有益效果

從上述技術方案可以看出，本發明具有以下有益效果：

1、本發明提供的電流共享型存儲器的地址解碼器，采用有源下拉電路增強驅動能力，并通過多個驅動單元之間共享電流，實現對驅動電流源的電流進行重新分配，增加下拉電流加速負載電容的放電過程，達到降低電路功耗的同時提供足夠的驅動電流解決了傳統地址解碼電路在驅動大容量存儲陣列時其信號下降時間遠大于上升時間，解決了其工作速度的瓶頸，從而提高電路的工作速度。

2、本發明提供的電流共享型存儲器的地址解碼器，其優點在于采用有源下拉電路增強解碼電路的驅動能力，并提供電流共享端口，具有電路結構簡單、電路穩定、功耗低、工作速度快、驅動能力強等特點。

附圖說明