[發(fā)明專利]溝渠電容的制作方法

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201210104827.8
• 申請(qǐng)日: 2012-04-11
• 公開(kāi)（公告）號(hào): CN103367109A
• 公開(kāi)（公告）日: 2013-10-23
• 發(fā)明（設(shè)計(jì)）人: 陳逸男;徐文吉;葉紹文;劉獻(xiàn)文
• 申請(qǐng)（專利權(quán)）人: 南亞科技股份有限公司
• 主分類號(hào): H01L21/02
• 分類號(hào): H01L21/02
• 代理公司: 深圳新創(chuàng)友知識(shí)產(chǎn)權(quán)代理有限公司 44223
• 代理人: 江耀純

技術(shù)領(lǐng)域

本發(fā)明有關(guān)半導(dǎo)體元件技術(shù)領(lǐng)域，一種溝渠電容(trench?capacitor)的制作方法。

背景技術(shù)

隨著各種電子產(chǎn)品朝小型化發(fā)展之趨勢(shì)，制作半導(dǎo)體集成電路的趨勢(shì)是將動(dòng)態(tài)隨機(jī)存取器(dynamic?random?access?memory，DRAM)的內(nèi)存單元(memory?cell)與高速邏輯電路元件(high?speed?logic?circuit?elements)進(jìn)行整合，同時(shí)制作在一個(gè)芯片(chip)上，形成一種同時(shí)結(jié)合了內(nèi)存陣列(memory?array)以及邏輯電路(logic?circuits)的嵌入式動(dòng)態(tài)隨機(jī)存取器(Embedded?dynamic?random?access?memory，EDRAM)，以大幅節(jié)省面積并加快信號(hào)的處理速度。

此外，動(dòng)態(tài)隨機(jī)存取內(nèi)存元件的設(shè)計(jì)也必須符合高積集度、高密度的要求，因此目前業(yè)界便廣泛采用深溝渠電容(capacitor?deep?trench)的架構(gòu)來(lái)制作高密度動(dòng)態(tài)隨機(jī)存取器。其先在半導(dǎo)體基材中蝕刻出所需的深溝渠(deep?trench，DT)，并于其內(nèi)形成埋入電極(buried?plate)、電容介電層以及多晶硅導(dǎo)電層，以制作出深溝渠電容；而為了使得深溝渠電容與相連之深溝渠電容絕緣，深溝渠電容之間又另具有淺溝隔離(Shallow?Trench?Isolation，STI)以讓相鄰的深溝渠電容彼此絕緣相隔離，因而可有效縮小存儲(chǔ)單元的尺寸，妥善利用芯片空間。

其中，深溝渠電容質(zhì)量的好壞，與以下三點(diǎn)息息相關(guān)：1.電容的面積大小，電容面積愈大，能儲(chǔ)存的電荷愈多。2.漏電流大小，理所當(dāng)然的，成品的漏電流愈小愈好。3.電極阻值大小，降低電極的阻值，可以達(dá)到更好的傳導(dǎo)效率。除了以上三點(diǎn)之外，控制制作電容的成本花費(fèi)，也是一個(gè)重要的研究課題。

發(fā)明內(nèi)容

本發(fā)明提供一種溝渠電容的制作方法，包含有以下步驟：提供一基底；形成至少一擴(kuò)大溝渠，設(shè)于所述的基底中；于所述溝渠內(nèi)部，形成一第一絕緣層；以及沉積一金屬層，至少覆蓋于該溝渠內(nèi)部的第一絕緣層上。

借由本發(fā)明提供的溝渠電容制作方法，可經(jīng)由簡(jiǎn)單步驟，制作出擁有較大面積的溝渠電容，以及以金屬代替常用的多晶硅作為電容電極，可增加導(dǎo)電度且無(wú)多晶硅消耗的問(wèn)題，此外，在溝渠電容中間填入介電層，也可避免漏電流的問(wèn)題，另外以金屬作為電極，電容的電極阻值也更低。

為讓本發(fā)明的上述目的、特征及優(yōu)點(diǎn)能更明顯易懂，下文特舉優(yōu)選實(shí)施方式，并配合附圖，作詳細(xì)說(shuō)明如下。然而如下的優(yōu)選實(shí)施方式與附圖僅供參考與說(shuō)明用，并非用來(lái)對(duì)本發(fā)明加以限制。

附圖說(shuō)明

圖1-5為依據(jù)本發(fā)明優(yōu)選實(shí)施例所繪示的溝渠電容的剖面示意圖

其中，附圖標(biāo)記說(shuō)明如下：

1?????溝渠電容????????10????基底

12????圖案化襯墊層????14????圖案化屏蔽層

16????溝渠????????????18????擴(kuò)大溝渠

20????第一絕緣層??????22????金屬層

24????電容上電極??????26????離子注入步驟

28????第二絕緣層

具體實(shí)施方式

請(qǐng)參閱圖1至圖5，其為依據(jù)本發(fā)明優(yōu)選實(shí)施例所繪示的溝渠電容的剖面示意圖，如圖1所示，半導(dǎo)體元件1包含有一基底10，例如為硅基底(silicon?substrate)、外延硅基底(epitaxial?silicon?substrate)、硅鍺半導(dǎo)體基底(silicon?germanium?substrate)或碳化硅基底(silicon?carbide?substrate)等，本實(shí)施例以塊狀硅基底(bulk?silicon?substrate)為例，此外基底10也可摻雜離子成為N型摻雜基底或是P型摻雜基底。接著于基底10上形成一圖案化襯墊層12，例如為二氧化硅(SiO₂)，以及一圖案化屏蔽層14，例如為氮化硅(SiN)。然后以光刻工藝技術(shù)，貫穿所述圖案化屏蔽層14、所述圖案化襯墊層12，于所述基底10中形成至少一溝渠16。