[發明專利]鰭部、鰭部及鰭式場效應晶體管的形成方法

有效

• 申請號: 201210101863.9
• 申請日: 2012-04-09
• 公開（公告）號: CN103367131A
• 公開（公告）日: 2013-10-23
• 發明（設計）人: 禹國賓
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/336;H01L29/423
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制作領域，特別涉及一種鰭部、鰭部及鰭式場效應晶體管的形成方法。

背景技術

隨著半導體工藝技術的不斷發展，隨著工藝節點逐漸減小，后柵(gate-last)工藝得到了廣泛應用，來獲得理想的閾值電壓，改善器件性能。但是當器件的特征尺寸(CD，Critical?Dimension)進一步下降時，即使采用后柵工藝，常規的MOS場效應管的結構也已經無法滿足對器件性能的需求，鰭式場效應晶體管(Fin?FET)作為常規器件的替代得到了廣泛的關注。

圖1示出了現有技術的一種鰭式場效應晶體管的立體結構示意圖。如圖1所示，包括：半導體襯底10，所述半導體襯底10上形成有凸出的鰭部14，鰭部14一般是通過對半導體襯底10刻蝕后得到的；介質層11，覆蓋所述半導體襯底10的表面以及鰭部14的側壁的一部分；柵極結構12，橫跨在所述鰭部14上，覆蓋所述鰭部14的頂部和側壁，柵極結構12包括柵介質層(圖中未示出)和位于柵介質層上的柵電極(圖中未示出)。

隨著半導體技術的發展，器件結構進一步等比縮小，當電源電壓低于1V時，普通體硅CMOS電路速度劇減，這是因為當降低閾值電壓時，很難做到不使器件電流驅動性能下降、不增大靜態泄漏電流。加之，器件驅動性能的下降因器件寄生效應、內層互連布線和結電容的增加而顯得更為嚴重。因此，為了實現CMOS芯片的高速、低功耗，必須在以下幾個方面進行技術上的革新，如更新IC設計，采用新型材料(如SOI、低K介質材料)，低阻金屬(Cu)互連。更新體硅IC設計必將增加電路的復雜性，從而增加IC制造成本?，F有技術中，為了提高器件的性能，采用SOI(silicon-on-insulator，絕緣體上硅)結構形成鰭式晶體管。

圖2～圖3為現有技術中利用SOI結構形成鰭式場效應晶體管的方法，現有技術中利用SOI結構形成鰭式場效應晶體管的方法包括：參考圖2，提供SOI襯底，該SOI襯底包括第一半導體襯底21，位于第一半導體襯底21上的埋層22，位于埋層22上的第二半導體襯底23；參考圖3，圖形化第二半導體襯底23形成鰭部24。之后形成柵極結構、源極和漏極。

更多關于鰭式場效應晶體管請參考專利號為“US7868380B2”的美國專利。

但現有形成的鰭式場效應晶體管的驅動電流仍比較小。

發明內容

本發明解決的問題是提供一種鰭部、鰭部及鰭式場效應晶體管的形成方法，提高了鰭式場效應晶體管的驅動電流。

為解決上述問題，本發明提供了一種鰭部的形成方法，包括：

提供半導體襯底，所述半導體襯底具有第一子鰭部；

形成覆蓋所述半導體襯底表面的犧牲層，所述犧牲層的表面與第一子鰭部的頂部表面平齊；

去除部分厚度的第一子鰭部，形成凹槽，剩余的第一子鰭部作為第一鰭部；

在凹槽的底部形成硅鍺層，在硅鍺層表面形成單晶硅層，單晶硅層的表面與犧牲層的表面平齊；

去除部分厚度的犧牲層，暴露出硅鍺層的側壁；

沿硅鍺層的兩側去除部分寬度的硅鍺層，形成第二鰭部。

可選的，所述沿硅鍺層的兩側去除部分寬度的硅鍺層的工藝為干法刻蝕工藝。

可選的，所述干法刻蝕工藝采用的氣體為HCl或CF₄。

可選的，所述干法刻蝕工藝的反應腔壓力為5～500torr。

可選的，所述第一子鰭部的去除厚度為5～50納米。

可選的，所述硅鍺層的厚度為1～5納米。

可選的，所述硅鍺層的去除的寬度為硅鍺層原寬度的10％～90％。

可選的，所述硅鍺層中鍺原子的百分比含量為10％～60％。

可選的，所述硅鍺層和單晶硅層的形成工藝為外延工藝。

可選的，所述犧牲層的材料為二氧化硅、氮化硅或氮氧化硅。

可選的，所述單晶硅層中還摻雜有雜質離子。

可選的，所述雜質離子為硼離子、磷離子或砷離子。

可選的，所述單晶硅層中硼離子、磷離子或砷離子的摻雜濃度為1E14～8E21atom/cm3。

本發明實施例還提供了一種鰭式場效應晶體管的形成方法，包括：

形成第一鰭部和第二鰭部；

在第二鰭部表面形成柵極結構；

在第二鰭部兩端的半導體襯底內形成源極/漏極。

可選的，所述柵極結構還覆蓋第一鰭部的表面。

可選的，所述柵極結構還覆蓋部分第一鰭部的表面。

本發明還提供了一種鰭部，包括：