[發明專利]用于定制的均勻性分布的電鍍設備

有效

• 申請號: 201210098129.1
• 申請日: 2012-04-05
• 公開（公告）號: CN102732924B
• 公開（公告）日: 2018-02-02
• 發明（設計）人: 史蒂文·T·邁爾;戴維·W·波特;布賴恩·L·巴卡柳;羅伯特·拉什
• 申請（專利權）人: 諾發系統有限公司
• 主分類號: C25D7/12
• 分類號: C25D7/12;C25D5/00;C25D21/12
• 代理公司: 北京律盟知識產權代理有限責任公司11287
• 代理人: 沈錦華

相關申請案的交叉參考

本申請案根據35U.S.C.§119(e)主張2011年4月4日申請的第61/471,624號和2012年2月13日申請的第61/598,054號美國臨時專利申請案的優先權權益，以上美國臨時專利申請案以引用的方式并入本文中。

技術領域

本發明大體上涉及用于在半導體晶片上電鍍金屬層的方法和設備。更特定來說，本文描述的方法和設備有用于控制鍍敷均勻性。

背景技術

在集成電路(IC)制造中從鋁到銅的轉變需要工藝改變“架構”(用以鑲嵌和雙鑲嵌)以及全新的一組工藝技術。在生產銅鑲嵌電路中使用的一個工藝步驟是形成“晶種”或“擊打”層，其隨后用作在其上電鍍(“電填充”)銅的基底層。晶種層將電鍍敷電流從晶片的邊緣區(形成電接觸的地方)載運到位于整個晶片表面上的所有溝槽和通孔結構。晶種膜通常是薄導電銅層。其通過勢壘層與絕緣二氧化硅或其它電介質分離。晶種層沉積工藝應產生具有良好的總體粘合性、優良的臺階覆蓋(更特定來說，沉積到嵌入結構的側壁上的金屬的保形/連續量)以及嵌入特征的頂部的最小閉合或“頸縮”的層。

日益變小的特征和替代的引晶工藝的市場趨勢驅動了對在日益變薄的引晶晶片上以高度的均勻性進行鍍敷的能力的需要。在未來，預期晶種膜可簡單地由可鍍敷的勢壘膜(例如，釕)構成，或由非常薄的勢壘和銅的雙層(例如通過原子層沉積(ALD)或類似工藝沉積)構成。此些膜給工程師帶來極端的終端效應情形。舉例來說，當將3安培總電流均勻地驅動到30歐姆/平方釕晶種層(對于膜的可能值)中時，金屬中的所得的中心到邊緣(徑向)電壓降將超過2伏特。為了有效地鍍敷大的表面區域，鍍敷加工形成僅到晶片襯底的邊緣區中的導電晶種的電接觸。不存在與襯底的中心區形成的直接接觸。因此，對于高電阻性晶種層，層的邊緣處的電位顯著大于層的中心區處的電位。在沒有電阻和電壓補償的適當手段的情況下，此大的邊緣到中心電壓降可導致極端不均勻的鍍敷速率和不均勻的鍍敷厚度分布，其主要特征在于在晶片邊緣處的較厚鍍敷。此鍍敷不均勻性是徑向不均勻性，即，沿著圓形晶片的半徑的均勻性變化。

需要緩解的另一類型的不均勻性是方位不均勻性。為了清楚起見，我們使用極坐標將方位不均勻性定義為在距晶片中心的固定徑向位置處在工件上的不同角位置處展現的厚度變化，即，沿著晶片的周邊內的給定圓或圓的一部分的不均勻性。此類型的不均勻性可獨立于徑向不均勻性而存在于電鍍應用中，且在一些應用中可為需要控制的主要類型的不均勻性。其常常出現在穿抗蝕劑鍍敷中，其中晶片的主要部分是以光致抗蝕劑涂層或類似的防鍍敷層來遮蔽，且特征的經遮蔽圖案或特征密度在晶片邊緣附近不是方位上均勻的。舉例來說，在一些情況下，可能存在對晶片的缺口附近的缺失圖案特征的技術上要求的弦區以允許晶片編號或處理。在缺失區內的徑向上和方位上可變的鍍敷速率可引起芯片裸片不工作，因此需要用于避免此情形的方法和設備。

當前已準備好電化學沉積來滿足對復雜的封裝和多芯片互連技術的商業需要，所述技術通常稱為晶片級封裝(WLP)和穿硅通孔(TSV)電連接技術。這些技術帶來其自身的非常顯著的挑戰。

這些技術需要在比鑲嵌應用顯著更大的大小尺度上進行電鍍。取決于封裝特征的類型和應用(例如，穿芯片連接TSV、互連再分布布線，或芯片到板或芯片接合，例如倒裝芯片柱)，在當前技術中，鍍敷特征通常直徑大于約2微米且通常直徑為5到100微米(舉例來說，柱可為約50微米)。對于例如電力總線等一些芯片上結構，待鍍敷特征可能大于100微米。WLP特征的縱橫比通常為約2:1(高度比寬度)或更小，更通常為1:1或更小，而TSV結構可具有非常高的縱橫比(例如，在約10:1或20:1附近)。

給定相對大的量的待沉積材料，不僅特征大小，而且鍍敷速度也使WLP和TSV應用區別于鑲嵌應用。對于許多WLP應用，鍍敷必須以至少約2微米/分鐘且通常至少約4微米/分鐘且對于一些應用至少約7微米/分鐘的速率來填充特征。實際速率將取決于正沉積的特定金屬而變化。但在這些較高鍍敷速率體系下，電解液中的金屬離子向鍍敷表面的有效質量轉移是非常重要的。較高的鍍敷速率關于電沉積層的均勻性帶來挑戰。

發明內容

描述用于控制鍍敷均勻性、尤其是方位不均勻性、徑向不均勻性或兩者的方法和設備。本文描述的設備和方法可用于多種襯底上的電鍍，包含具有TSV或WLP凹入特征的半導體晶片襯底。