[發明專利]晶體管及晶體管的形成方法

有效

• 申請號: 201210093559.4
• 申請日: 2012-03-31
• 公開（公告）號: CN103367399A
• 公開（公告）日: 2013-10-23
• 發明（設計）人: 何有豐
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L29/08
• 分類號: H01L29/08;H01L29/78;H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體領域，特別涉及一種晶體管及晶體管的形成方法。

背景技術

在現有的半導體制造工藝中，應力的引入可以改變硅材料的晶格參數，從而改變其能隙和載流子遷移率，因此通過引入應力層來改善晶體管的電學性能成為越來越常用的手段。

在專利號為US7569443B2的美國專利中公開了一種采用嵌入式鍺硅(Embedded?SiGe)技術提高晶體管的性能的方法，即在需要形成源極和漏極的區域先形成鍺硅層，然后再進行摻雜形成晶體管的源極和漏極。由于硅和鍺硅的兩相界面(Interphase)中存在晶格錯配(Lattice?Mismatch)，鍺硅層會對溝道區產生應力作用，改變其中的硅晶格排布。因此，溝道區中的載流子遷移率得以提高，從而改善晶體管的性能。

對于45納米工藝節點及以上的半導體制造工藝，為了使晶體管的性能得到更大的提高，現有技術采用將所述應力層制作得更為靠近溝道區以更大地提升溝道區內的應力，具體請參考圖1至圖3。

首先，參考圖1，提供半導體襯底100。

所述半導體襯底100的上表面形成有柵極結構110。在所述半導體襯底100內形成位于所述柵極結構110兩側的第一凹槽120。

然后，參考圖2，對所述第一凹槽120進行各向異性濕法刻蝕(Anisotropic?Wet?Etch)，使所述第一凹槽120向所述柵極結構110下方延伸并向所述半導體襯底100下表面延伸，形成第二凹槽130。

所述第二凹槽130可以具有各種類碗型形狀，該類碗型形狀在圖示的剖面中顯示的輪廓是各種形狀的類碗型，但均具有延伸至柵極結構下方的部分，例如，利用四甲基氫氧化銨(tetramethylammonium?hydroxide，TMAH)溶液進行所述各向異性濕法刻蝕，得到如圖2所示的凹槽，該凹槽在圖示的剖面中顯示的輪廓為具有向柵極結構下方突出的尖角。

然后，參考圖3，在所述第二凹槽130中形成應力層140。由于所述應力層140延伸至所述柵極結構110下方，因此，所述應力層更加靠近溝道區，所產生的應力能夠帶來更明顯的作用。

為了得到更大的應力作用，現有技術還采用增大應力層體積的方式。增大應力層的體積就需要增大所述第二凹槽的體積。例如，延長所述各向異性濕法刻蝕的時間以增大所述第二凹槽的體積。然而，刻蝕時間過長容易造成所述第二凹槽的底面面積過小。甚至，如圖2中用虛線所示，形成的第二凹槽130′的底部為向所述半導體襯底100的下表面突出的尖角。過小的底面面積不利于后續外延生長形成應力層，而且，應力層的底部出現向下突出的尖角容易對器件的性能造成不良影響。

現有技術還采用一種方式增大第二凹槽的體積，即先擴大所述第一凹槽的體積，由于各向異性濕法刻蝕能夠使得所述第一凹槽的底面和側壁分別向半導體襯底的下表面和向柵極結構下方延伸，從而得到具有延伸至柵極結構下方的部分的第二凹槽，因此，擴大第一凹槽的體積能夠相應地擴大第二凹槽的體積也會變大。然而，該方法也需要刻蝕掉更多的半導體襯底材料，延長刻蝕時間。

隨著半導體技術的發展，對器件性能的要求越來越高，因此，需要一種晶體管及其形成方法，能夠對溝道區產生更大的應力作用，從而進一步地提高載流子的遷移率，改善晶體管的性能。

發明內容

本發明解決的問題是提供一種晶體管及其形成方法，源極和漏極更加靠近溝道區，且具有更大的體積，當源極和漏極由摻雜的應力層充當時，能夠對溝道區產生更大的應力作用，從而進一步地提高載流子的遷移率，改善晶體管的性能。

為解決上述問題，本發明的實施例提供一種晶體管，包括：半導體襯底；位于所述半導體襯底上表面的柵極結構；以及，位于所述半導體襯底內、且位于所述柵極結構兩側的凹槽；位于所述柵極結構一側凹槽內的源極；以及位于所述柵極結構另一側凹槽內的漏極，所述凹槽包括第一部分和第二部分，所述第一部分與所述半導體襯底的上表面連接，所述第二部分與所述第一部分貫通連接并延伸至所述柵極結構的下方。

可選地，所述凹槽內具有摻雜的應力層，位于所述柵極結構一側凹槽內的摻雜的應力層作為所述源極，位于所述柵極結構另一側凹槽內的摻雜的應力層作為所述漏極。

可選地，所述第一部分的高度范圍是2～40nm，所述第二部分的高度范圍是2～100nm。

可選地，所述第一部分的高度范圍是10～30nm，所述第二部分的高度范圍是30～100nm。

可選地，所述晶體管是PMOS晶體管，所述摻雜的應力層的材料是SiGe。