[發明專利]半導體器件及其制作方法

有效

• 申請號: 201210088630.X
• 申請日: 2012-03-29
• 公開（公告）號: CN103367251A
• 公開（公告）日: 2013-10-23
• 發明（設計）人: 陳振興
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/82
• 分類號: H01L21/82;H01L27/08
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及一種半導體器件及其制作工藝，尤其涉及一種包含電阻器的半導體器件及其制作方法。

背景技術

在半導體制作中，由多晶硅膜層或類似物形成的電阻器(resistor)及由該等電阻器形成的分壓電路(bleeder?resistor?circuit)是被經常使用的結構。熟知的電阻器通常是由N型或P型半導體膜層制得。

然而，對于上述傳統的電阻器，當其被外部施加應力時，比如封裝時，其電阻值就會改變；在分壓電路中，其分壓率(voltage?dividing?ratio)會改變，最終影響器件的性能。

針對上述問題，業內提出了一種如圖1所示的電阻器結構。絕緣層102形成在半導體襯底101上。一P型多晶硅電阻器703形成在絕緣層102上，P型多晶硅電阻器703包括一P型高電阻區702及位于P型高電阻區702兩側的低電阻區701，低電阻區701由P型離子重摻雜形成以電連接金屬線802；一N型多晶硅電阻器706形成在絕緣層102上緊鄰P型多晶硅電阻器703的區域，N型多晶硅電阻器706包括一N型高電阻區705及位于N型高電阻區705兩側的低電阻區704，低電阻區704由N型離子重摻雜形成以電連接金屬線802。P型多晶硅電阻器703的低電阻區701與N型多晶硅電阻器706的低電阻區704通過由鋁金屬制得的金屬線802電導通。P型多晶硅電阻器703與N型多晶硅電阻器706共同構成了一個完整的電阻器單元707，電阻器單元707的電阻值為P型多晶硅電阻器703與N型多晶硅電阻器706之和。

在遭受外部應力時，P型多晶硅電阻器703與N型多晶硅電阻器706的電阻變化值能大體抵消，從而保證了電阻器單元707電阻值的恒定。更詳細的內容請參見美國專利US?6,441,461B1。

發明內容

與現有技術的設置緊鄰的P型電阻器與N型電阻器以消除應力影響的作法不同，本發明的半導體器件通過在電阻器上方設置應力層的方式改善電阻器性能。所述應力層可以為拉應力層(tensile?liner)、壓應力層(compressive?liner)或SMT應力層。較佳的，半導體器件上的多個電阻器可以設置不同的應力層組合，比如相鄰的電阻器分別布置拉應力層與壓應力層的組合，或SMT應力層與不設置SMT應力層的組合。

本發明還提供了一種半導體器件的制作方法，所述半導體器件至少包含具有不同應力類型的兩個電阻器，所述電阻器通過上方有無應力層及應力層類型的差異來實現應力類型的不同，所述制作方法包括：

利用另外的標記層(Marking?layer)對所述電阻器作不同標記；

根據所述標記層，針對每一類型的電阻器的應力層分別制作掩膜板(Mask)；

利用所述掩膜板進行所述電阻器上方的應力層的制作。

可選的，根據所述標記層，針對每一類型的電阻器的應力層分別制作掩膜板，包括：

確定掩膜板的哪些區域透光，哪些區域遮光。

可選的，所述應力層為拉應力層、壓應力層或SMT應力層。

可選的，所述電阻器包括由摻雜多晶硅形成的高電阻區，高電阻區兩側為重摻雜的低電阻區。

可選的，所述低電阻區上方形成有作為接觸電極的金屬硅化物。

可選的，所述應力層內形成有溝槽，所述溝槽內填充有金屬，以作為電連接所述低電阻區的接觸孔。

可選的，形成高電阻區的摻雜多晶硅為N型或P型。

可選的，所述電阻器形成在有源區或阱區。

本發明還提供了利用前面所述的方法所制得的半導體器件。

可選的，所述半導體器件上所有電阻器的高電阻區均為N型摻雜或P型摻雜。

可選的，所述半導體器件僅包括兩種電阻器，其中，一種電阻器的應力層為拉應力層，另一種電阻器的應力層為壓應力層。

可選的，所述半導體器件僅包括兩種電阻器，其中，一種電阻器的上方應力層為SMT應力層，另一種電阻器上方則無SMT應力層。

本發明還提供了一種半導體器件，其包括：

位于半導體襯底上的多個電阻區域，每一電阻區域包括低摻雜的高電阻區及位于高電阻區兩側的重摻雜的低電阻區；

位于某些或某個電阻區域上方的拉應力層，及位于另一些或另一個電阻區域上方的壓應力層，所述拉應力層、壓應力層內形成有溝槽，所述溝槽內填充有金屬，以作為電連接所述低電阻區的接觸孔。

可選的，所述多個電阻區域由同型離子摻雜而成。