[發明專利]一種低功耗吞吐脈沖式分頻器電路

有效

• 申請號: 201210087794.0
• 申請日: 2012-03-29
• 公開（公告）號: CN102664624A
• 公開（公告）日: 2012-09-12
• 發明（設計）人: 高海軍;孫玲玲
• 申請（專利權）人: 杭州電子科技大學
• 主分類號: H03L7/18
• 分類號: H03L7/18
• 代理公司: 杭州求是專利事務所有限公司 33200
• 代理人: 杜軍

1.?一種低功耗吞吐脈沖式分頻器電路，包括雙模前置預分頻器(F)、可編程計數器(P)和吞吐脈沖計數器(S)；雙模前置預分頻器(F)的時鐘輸入端(CK_f)接外部輸入時鐘信號(Fin)，模式控制信號輸入端(MC_f)與吞吐脈沖計數器(S)的模式控制信號輸出端(MC_s)連接，分頻輸出端(Fout_f)與吞吐脈沖計數器(S)的時鐘輸入端(CK_s)和可編程計數器(P)的時鐘輸入端(CK_p)連接，可編程計數器(P)的分頻輸出端(Fout_p)作為整個分頻器電路的分頻輸出端(Fout)，并與吞吐脈沖計數器(S)的重置端(reset_s)和可編程計數器(P)的重置端(reset_p)連接；

所述的雙模前置預分頻器(F)包括兩個D觸發器、一個二輸入或門(OR)、一個二輸入與門(AND)；二輸入或門(OR)的輸出端與第一D觸發器(D1)的數據輸入端(D)連接，二輸入或門(OR)的一個輸入端和二輸入與門(AND)的一個輸入端與第一D觸發器(D1)的反相端出端(QB)連接，二輸入與門(AND)的另一個輸入端與第二D觸發器(D2)的使能輸入端(en)連接作為模式控制信號輸入端(MC_f)，二輸入與門(AND)的輸出端與第二D觸發器(D2)的數據輸入端(D)連接，二輸入或門(OR)的另一個輸入端與第二D觸發器(D2)的同相輸出端(Q)連接，第一D觸發器(D1)的同相輸出端(Q)作為分頻輸出端(Fout_f)，第一D觸發器(D1)的時鐘輸入端(CLK)和第二D觸發器(D2)的時鐘輸入端(CLK)連接作為雙模前置預分頻器(F)的時鐘輸入端(CK_f)；

?所述的第一D觸發器(D1)包括六個NMOS管和五個PMOS管；第一NMOS管(MN1)的柵極和第一PMOS管(MP1)的柵極連接作為第一D觸發器(D1)的數據輸入端(D)，第五PMOS管(MP5)的漏極和第六NMOS管(MN6)的漏極連接作為第一D觸發器(D1)的同相輸出端(Q)；第二PMOS管(MP2)的源極與第一PMOS管(MP1)的漏極連接，第一NMOS管(MN1)的漏極和第二PMOS管(MP2)的漏極與第三NMOS管(MN3)的柵極連接；第二NMOS管(MN2)的漏極與第三NMOS管(MN3)的源極連接，第三NMOS管(MN3)的漏極、第三PMOS管(MP3)的漏極、第四NMOS管(MN4)的柵極與第四PMOS管(MP4)的柵極連接；第四NMOS管(MN4)的漏極與第五NMOS管(MN5)的源極連接，第五NMOS管(MN5)的漏極、第四PMOS管(MP4)的漏極、第六NMOS管(MN6)的柵極與第五PMOS管(MP5)的柵極連接，作為第一D觸發器(D1)的反相輸出端(QB)；第二PMOS管(MP2)的柵極、第二NMOS管(MN2)的柵極、第三PMOS管(MP3)的柵極、第五NMOS管(MN5)的柵極連接作為第一D觸發器(D1)時鐘輸入端(CLK)；第一NMOS管(MN1)的源極、第二NMOS管(MN2)的源極、第四NMOS管(MN4)的源極、第六NMOS管(MN6)的源極接地；第一PMOS管(MP1)的源極、第三PMOS管(MP3)的源極、第四PMOS管(MP4)的源極、第五PMOS管(MP5)的源極接電源(VDD)；

所述的第二D觸發器(D2)包括七個NMOS管和六個PMOS管；第七NMOS管(MN7)的柵極和第六PMOS管(MP6)的柵極連接作為第二D觸發器(D2)的數據輸入端(D)，第十一PMOS管(MP11)的漏極和第十二NMOS管(MN12)的漏極連接作為第二D觸發器(D2)的同相輸出端(Q)；第七PMOS管(MP7)的源極與第六PMOS管(MP6)的漏極連接，第七NMOS管(MN7)的漏極和第七PMOS管(MP7)的漏極與第九NMOS管(MN9)的柵極連接；第八NMOS管(MN8)的漏極與第九NMOS管(MN9)的源極連接，第九NMOS管(MN9)的漏極、第八PMOS管(MP8)的漏極、第十NMOS管(MN10)的柵極與第九PMOS管(MP9)的柵極連接；第十NMOS管(MN10)的漏極與第十一NMOS管(MN11)的源極連接，第十一NMOS管(MN11)的漏極、第九PMOS管(MP9)的漏極、第十PMOS管(MP10)的漏極、第十二NMOS管(MN12)的柵極與第十一PMOS管(MP11)的柵極連接，作為第二D觸發器(D2)的反相輸出端(QB)；第七PMOS管(MP7)的柵極、第八NMOS管(MN8)的柵極、第八PMOS管(MP8)的柵極、第十一NMOS管(MN11)的柵極連接作為第二D觸發器(D2)時鐘輸入端(CLK)；第十PMOS管(MP10)的柵極和第十三NMOS管(MN13)的柵極連接作為使能輸入端(en)；第八NMOS管(MN8)的源極和第十NMOS管(MN10)的源極與第十三NMOS管(MN13)的漏極連接，第七NMOS管(MN7)的源極、第十三NMOS管(MN13)的源極、第十二NMOS管(MN12)的源極接地；第六PMOS管(MP6)的源極、第八PMOS管(MP8)的源極、第九PMOS管(MP9)的源極、第十PMOS管(MP10)的源極、第十一PMOS管(MP11)的源極接電源(VDD)；

所述的吞吐脈沖計數器(S)包括可預置減1計數器(DC)、或非門(NOR)、寄存器(Reg)和標準D觸發器(D3)；可預置減1計數器(DC)的時鐘輸入端為吞吐脈沖計數器(S)的時鐘輸入端(CK_s)，標準D觸發器(D3)的輸出端為吞吐脈沖計數器(S)的模式控制信號輸出端(MC_s)，并與可預置減1計數器(DC)的使能輸入端(EN)連接，可預置減1計數器(DC)的預置使能信號輸入端(LDE)與標準D觸發器(D3)的預置端(SET)連接作為吞吐脈沖計數器(S)的重置端(reset_s)，寄存器(Reg)的輸入端接外部分頻置數信號；或非門(NOR)的輸出端與標準D觸發器(D3)的時鐘輸入端連接；

所述的可預置減1計數器包括N級可預置T觸發器和M級與門，N≥3，M=N-2；

所述的可預置T觸發器包括數據輸入端口(T)、時鐘輸入端口(CLK)、預置使能信號輸入端口(SE)、預置數輸入端口(SD)、使能輸入端(en)、同相輸出端口(Q)、反相輸出端口(QN)；使能輸入端(en)有效情況下，預置使能信號輸入端口(SE)有效時，在時鐘信號作用下，預置數輸入端口(SD)的信號直接輸出到同相輸出端口(Q)，預置使能信號輸入端口(SE)無效時，在時鐘信號作用下，數據輸入端口(T)的信號直接輸出到同相輸出端口(Q)；使能輸入端(en)無效情況下，同相輸出端口(Q)恒定高電平輸出；

每個可預置T觸發器的預置使能信號輸入端口(SE)連接作為可預置減1計數器的預置使能信號輸入端(LDE)，時鐘輸入端口(CLK)連接作為可預置減1計數器的時鐘輸入端，使能輸入端(en)連接作為可預置減1計數器的使能輸入端(EN)，預置數輸入端口(SD)按照順序分別接寄存器輸出的相應位，第n級可預置T觸發器的預置數輸入端口(SD)接寄存器輸出的第n位，第n級可預置T觸發器的同相輸出端口(Q)作為可預置減1計數器輸出的第n位，并與或非門(NOR)的輸入端第n位連接，1≤n≤N；

第一級可預置T觸發器的數據輸入端口(T)接高電平，反相輸出端口(QN)與第二級可預置T觸發器的數據輸入端口(T)以及各級與門的一個輸入端口連接；

第二級可預置T觸發器的反相輸出端口(QN)與各級與門的另一個輸入端口連接；

如N≥4，則第m級可預置T觸發器的數據輸入端口(T)與第k級與門的輸出端口連接，反相輸出端口(QN)與第j級至第M級的與門的又一個輸入端口連接,3≤m≤N-1，k=m-2，j=k-1；

所有中間級的可預置T觸發器的反相輸出端口(QN)分別與各級與門各輸入端口連接；最末級可預置T觸發器的反相輸出端口(QN)懸空。