[發明專利]高速多通道CCD數據處理和傳輸系統

無效

• 申請號: 201210079625.2
• 申請日: 2012-03-23
• 公開（公告）號: CN102638661A
• 公開（公告）日: 2012-08-15
• 發明（設計）人: 顧國華;雷曉杰;陳錢;王士紳;隋修寶;劉寧;季爾優;左超;許轟烈;錢惟賢;何偉基;張聞文;路東明;于雪蓮;毛義偉
• 申請（專利權）人: 南京理工大學
• 主分類號: H04N5/372
• 分類號: H04N5/372;H04N7/24
• 代理公司: 南京理工大學專利中心 32203
• 代理人: 唐代盛

1.一種高速多通道CCD數據處理和傳輸系統，其特征在于包括依次連接的CCD模擬前端、數據處理單元、高速串行傳輸單元以及高速圖像數據采集系統，CCD模擬前端把CCD探測器輸出的模擬信號在采樣及控制脈沖的作用下通過n個模數A/D轉換器輸出n通道數字圖像數據給數據處理單元，完成各通道數據的同時獲??；在數據處理單元中依次完成數字圖像數據無縫拼接、算法處理和數據格式整合，將整合后得到單通道高速數據流、數據發送時鐘、行同步信號傳輸給高速串行傳輸單元，在高速串行傳輸單元中，將單通道高速數據流經過LVDS串行芯片轉化為高速的LVDS數據流進行傳輸，最終由高速圖像數據采集系統對高速串行LVDS數據流進行采集，實現圖像數據的實時存儲與顯示。

2.根據權利要求1所述的高速多通道CCD數據處理和傳輸系統，其特征在于數據處理單元利用FPGA來實現數字圖像數據無縫拼接、算法處理和數據格式整合，包括CCD模擬前端控制器、n通道數據緩存模塊、雙端口RAM控制器、n通道無縫拼接模塊、SRAM存儲單元、高速數據處理模塊、高速數據整合輸出模塊、自校圖像發生器模塊，?其中n通道數據緩存模塊、n通道無縫拼接模塊、高速數據處理模塊、高速數據整合輸出模塊依次連接，CCD模擬前端控制器與CCD模擬前端相連，雙端口RAM控制器與n通道數據緩存模塊相連，由兩片SRAM構成的SRAM存儲單元與n通道無縫拼接模塊相連，自校圖像發生器模塊與高速數據整合輸出模塊相連；

CCD模擬前端控制器完成對CCD探測器、A/D轉換器的配置，使CCD模擬前端能夠正常工作；n通道數據緩存模塊通過FPGA的內部RAM資源構建n個雙端口RAM，為n通道的n×m?bits并行數據流的同步緩沖和處理分別提供獨立存儲空間；n通道無縫拼接模塊以時分復用的方式利用n倍于雙端口RAM寫入速率的高速時鐘分別讀出n個雙端口RAM中數據并交替存入SRAM存儲單元中的一片SRAM，完成對n個通道數據的排序和無縫拼接，再以幀同步單通道的方式，在幀使能高電平有效期間，連續讀出該片SRAM中已經拼接好的一幀圖像數據，連同時鐘信號一起送入后續的高速數據處理模塊；高速數據處理模塊對接收到的數據進行流水線操作，各算法依次處理拼接好的一幀圖像，利用FPGA的并行處理能力完成三幀圖像的同時處理，經過算法處理之后的圖像發送給后續的高速數據整合輸出模塊；高速數據整合模塊將經高速數據處理模塊處理后的整幀圖像拆分成間斷的一行一行的行同步格式的數據流，同時輸出數據發送時鐘、行同步時鐘，自校圖像發生器模塊產生高速數據整合模塊所需的幀同步格式的圖像信號，用于檢驗數據格式整合及存儲是否正確。

3.根據權利要求2所述的高速多通道CCD數據處理和傳輸系統，其特征在于：n通道無縫拼接模塊內部由控制器、選擇器組成，SRAM存儲單元中的兩片SRAM分別掛在控制器上，而選擇器又與兩片SRAM相連接，控制器通過高速時鐘把進來的n路數據按順序交替寫入兩片SRAM中完成拼接，選擇器交替選擇兩片SRAM中的一片將圖像輸出，形成連續的圖像序列，具體為：

SRAM存儲單元的第一片SRAM存滿一幀圖像時，立即以一幀連續圖像的格式讀出，與此同時從雙端口RAM讀出來的第二幀圖像數據存入第二片SRAM中，存儲完成后立即讀取該片SRAM中數據，而此時第一片SRAM已經完成讀取操作，所以將從雙端口RAM讀出來的第三幀圖像數據又存入第一片SRAM中，兩片SRAM連續進行乒乓操作，完成對圖像n路數據的不間斷無縫拼接。

4.根據權利要求2所述的高速多通道CCD數據處理和傳輸系統，其特征在于：在構建n個雙端口RAM時，避免存儲和讀取對同一個存儲單元進行操作，每個通道的雙端口RAM大小正好能緩存該通道的兩行圖像數據，雙端口RAM的存儲區分為上下存儲半區；為了使n通道圖像數據的同步寫入，n個雙端口RAM共用一套地址總線ADDR_W；在讀取控制上，雙端口RAM1～n被映射為統一地址編碼的存儲空間ADDR_R；在讀取數據時，被映射的讀地址存儲空間以寫入速度的n倍讀取數據，分別讀出數據存入后面n通道無縫拼接模塊的外部SRAM相對應的存儲空間進行排序。