[發明專利]輸出級電路

有效

• 申請號: 201210079274.5
• 申請日: 2012-03-22
• 公開（公告）號: CN103326670B
• 公開（公告）日: 2017-03-01
• 發明（設計）人: 黃如琳;梁可駿;卓均勇;陳政宏
• 申請（專利權）人: 聯詠科技股份有限公司
• 主分類號: H03F1/02
• 分類號: H03F1/02
• 代理公司: 深圳新創友知識產權代理有限公司44223
• 代理人: 江耀純

技術領域

本發明涉及一種輸出級電路，尤其涉及一種可消除基板效應并且應用于半壓電源供應的輸出級電路。

背景技術

放大器(Operational?Amplifier)為模擬集成電路中常用的基本電路組件。為了減少功率消耗，公知的放大器電路在應用上常會通過使用分區間的電源供應來減少功率消耗。舉例來說，請參考圖1，圖1為公知使用分區間電源供應的一放大器電路10的示意圖。如圖1所示，放大器電路10包括一放大器OP1與一放大器電路OP2。放大器OP1通過一第一電源端PW1接收一第一電壓VDD，以及通過一第二電源端PW2接收一第二電壓VDD?H。放大器OP2通過第二電源端PW2接收第二電壓VDD?H，并通過一第三電源端PW3耦接于一地端GND。在此情況下，若第二電壓VDD?H的電位為第一電壓VDD的電位的一半，也就是說，放大器OP1與放大器OP2應用于半壓電源供應，此時，放大器電路10為半壓運算放大器(half?supply?voltage?OP)。放大器OP1的供應電壓介于VDD至1/2VDD之間，放大器OP2的供應電壓介于1/2VDD至地端電位之間。在此情況下，放大器OP1的輸出區間將會介于VDD至1/2VDD之間，而放大器OP2的輸出區間將會介于1/2VDD至地端電位之間，如此一來，將可大幅降低放大器電路10的功率消耗。

然而，使用分區間電源供應的放大器電路雖可降低功率的消耗，但卻可能因而產生基板效應(body?effect)，導致輸出級電路無法正常偏壓的問題。舉例來說，請參考圖2，圖2為圖1中的放大器OP1的示意圖。如圖2所示，放大器OP1包括一輸出級電路202。輸出級電路202是由一晶體管NOUT與一晶體管POUT，以一圖騰柱形式串接而成。由于晶體管NOUT的基極通常會連接至電路中的最低電位，即地端GND的電位。而此時放大器OP1的電源供應區間是介于VDD至1/2VDD之間，因此，晶體管NOUT的源極電位為1/2VDD。在此情況下，便會有基板效應的情形發生，因此晶體管NOUT的臨界電壓(threshold?voltage)將因而提高。對于放大器OP1中用來提供大電流以驅動后級負載的輸出級電路202而言，一旦基板效應非常嚴重時，將會導致晶體管NOUT的柵極電位提高，而使得晶體管NB1關閉，此時當輸出級電路202的輸出電流被晶體管NOUT限制在極小電流的情況時，將會導致放大器OP1無法正常動作。

同樣地，請參考圖3，圖3為圖1中的放大器OP2的示意圖。放大器OP2，放大器OP2包括一輸出級電路302。輸出級電路302是由一晶體管NOUT與一晶體管POUT，以一圖騰柱形式串接而成。由于晶體管POUT的基極通常會連接至電路中的最高電位，即VDD的電位。而此時放大器OP2的電源供應區間是介于1/2VDD至地端電位之間，因此，晶體管POUT的源極電位為1/2VDD。在此情況下，也會有基板效應的情形發生而使晶體管POUT的臨界電壓提高，當基板效應非常嚴重時，晶體管POUT的值即電位將會降低到使晶體管PB1關閉。同樣地放大器OP2也會無法正常動作。

在公知技術中，為了解決應用于分區間電源供應時所造成的基板效應，通常會使用特殊制程來提供獨立的P型阱以及獨立的N型阱，從而消除前述的基板效應。然而，使用特殊制程將會大幅提高集成電路的制造成本，這對集成電路設計者來說是不樂見的結果。因此如何研發出不需繁瑣與昂貴的制程，又能解決分區間電源供應時所造成的基板效應的方法，是目前亟需解決的問題。

發明內容

因此，本發明主要提供一種應用于半電源供應區間的可消除基板效應的輸出級電路。

本發明公開一種輸出級電路，包括一第一晶體管，包括一第一端，耦接于一第一端點，一第二端，耦接于一輸出端，一第三端，耦接于一輸入端，用來接收一輸入電壓，以及一第四端，耦接于一第一電源端，用來接收一第一電壓；一第二晶體管，包括一第一端，耦接于一第二端點，一第二端，耦接于該輸出端；一第三端，耦接于該輸入端，用來接收該輸入電壓，以及一第四端，耦接于一地端；以及一電流源，耦接于該輸出端，用來提供一穩態電流。

在此配合下列圖示、實施例的詳細說明及權利要求書，將上述及本發明的其它目的與優點詳述在后。

附圖說明

圖1為公知使用分區間電源供應的一放大器電路的示意圖。

圖2為圖1中的一放大器的示意圖。

圖3為圖1中的另一放大器的示意圖。

圖4為本發明實施例一輸出級電路的示意圖。

圖5A與圖5B為本發明實施例的晶體管的電壓電流特性曲線圖。