[發明專利]一種內嵌多P島N溝道超結器件及其制備方法

有效

• 申請號: 201210076796.X
• 申請日: 2012-03-21
• 公開（公告）號: CN102593007A
• 公開（公告）日: 2012-07-18
• 發明（設計）人: 程新紅;王中健;徐大偉;夏超;曹鐸;賈婷婷;宋朝瑞;俞躍輝
• 申請（專利權）人: 中國科學院上海微系統與信息技術研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/06
• 代理公司: 上海光華專利事務所 31219
• 代理人: 李儀萍

技術領域

本發明涉及一種半導體器件及其制備方法，特別是涉及一種內嵌多P島N溝道超結器件及其制備方法。

背景技術

功率集成電路有時也稱高壓集成電路，是現代電子學的重要分支，可為各種功率變換和能源處理裝置提供高速、高集成度、低功耗和抗輻照的新型電路，廣泛應用于電力控制系統、汽車電子、顯示器件驅動、通信和照明等日常消費領域以及國防、航天等諸多重要領域。其應用范圍的迅速擴大，對其核心部分的高壓器件也提出了更高的要求。

對功率器件MOSFET而言，在保證擊穿電壓的前提下，必須盡可能地降低器件的導通電阻來提高器件性能。但擊穿電壓和導通電阻之間存在一種近似平方關系，形成所謂的“硅限”。為了解決這一矛盾，前人提出了基于三維RESURF技術的漂移區由P、N柱相間構成的超結結構用于優化高壓器件的漂移區電場分布。該結構在保持導通電阻不變的前提下，提高擊穿電壓，打破傳統功率MOS器件理論的極限。該技術的理論基礎是電荷補償理論，當漂移區施加電壓達到一定值時，漂移區達到完全耗盡，電場分布更加均勻，提高了器件的抗擊穿能力。在保證擊穿電壓不變的前提下，可以大幅提高漂移區的摻雜濃度，減小導通電阻。超結結構的提出打破了傳統功率MOSFET器件的“硅極限”。

超結結構最初應用于垂直VDMOS器件，后來擴展到橫向LDMOS器件。目前形成N溝橫向超結結構，主要是多次離子注入在N型漂移區中形成柱狀P區。緩減襯底輔助耗盡效應也提出多種方法，如額外增加N型層，采用藍寶石襯底或刻蝕襯底等。請參閱圖1，顯示為現有技術中橫向超結半導體器件的結構示意圖，如圖所示，所述的超結半導體器件的結構包括：P型襯底11，在P型襯底11上設有超結結構12及P型體區13，超結結構12由連接源漏區方向相間分布的P型區121和N型區122構成，在P型體區13上方設有N型源區14、P型體接觸區15及柵氧化層16，在超結結構12的上方設有N型漏區17。由于上述橫向結構更有利于新一代的高密度功率集成應用，是當代功率器件研究的熱點。

但是超結結構用于橫向器件也帶來了新的問題：第一，理想的能完全耗盡的P、N柱區工藝上難于形成；第二，襯底參與超結柱區的耗盡導致襯底輔助耗盡效應，而且耗盡層的寬度在器件的漏端到源端方向的不同位置不等，這就帶來了漂移區電場分布不均的問題，需要對器件制作工藝和結構進行優化。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種內嵌多P島N溝道超結器件及其制備方法，用于解決現有技術中漂移區電場分布不均的問題。

為實現上述目的及其他相關目的，本發明提供一種內嵌多P島N溝道超結器件的制備方法，所述制備方法至少包括以下步驟：

1)提供一半導體襯底，通過N型離子注入在所述半導體襯底上制備一層N型漂移區；提供一開設有多組平行排列的離子注入窗口的掩模板，所述多組離子注入窗口從所述掩模板的一側趨向另一側依次減小；

2)向所述N型漂移區中注入硼離子并藉由所述掩模板的遮擋以控制硼離子的濃度分布；

3)將所述半導體襯底退火，以在所述N型漂移區中形成互相間隔且平行排列的多個島狀P區，且各該島狀P區由其一端朝向另一端線性變小；

4)在所述N型漂移區上且臨近所述島狀P區的大頭端制備出P型體區，并在所述P型體區上方制備出N型源區、P型體接觸區及柵氧化層；在所述N型漂移區上且臨近所述島狀P區的小頭端制備出N型漏區。

于本發明制備方法的步驟2)中，通過多次重復向所述N型漂移區中注入硼離子并藉由所述掩模板的遮擋以控制硼離子的濃度分布，并經所述步驟3)中退火后，以在所述N型漂移區中形成多個互相間隔且橫向平行排列并縱向平行排列的島狀P區。

所述半導體襯底為體硅襯底或SOI襯底。

所述N型漂移區及島狀P區形成于所述SOI襯底的頂層硅中。

所述島狀P區為從N型源區朝N型漏區方向上由大變小的P島結構。

本發明還提供一種內嵌多P島N溝道超結器件，包括：半導體襯底，形成在所述半導體襯底上的N型漂移區，位于所述N型漂移區一側且包括有N型源區、P型體接觸區及柵氧化層的P型體區，以及位于所述N型漂移區另一側上的N型漏區，其中，所述N型漂移區中形成有多個互相間隔且平行排列的島狀P區，且各該島狀P區由N型源區朝N型漏區方向線性變小。

優選地，所述N型漂移區中形成的多個島狀P區互相間隔且橫向平行排列并縱向平行排列。

優選地，所述半導體襯底為體硅襯底或SOI襯底。

優選地，所述N型漂移區及島狀P區形成于所述SOI襯底的頂層硅中。