[發明專利]用于FINFET單元的方法和裝置

有效

• 申請號: 201210071602.7
• 申請日: 2012-03-16
• 公開（公告）號: CN103151071A
• 公開（公告）日: 2013-06-12
• 發明（設計）人: 廖忠志
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413;H01L27/11
• 代理公司: 北京德恒律師事務所 11306
• 代理人: 陸鑫;房嶺梅

相關申請

本申請與2011年12月6日提交的美國序列號13312828號的標題為“Methods?and?Apparatus?for?FinFET?SRAM?Arrays?in?Integrated?Circuits”的申請代理案號TSM11-1188相關，其全部內容結合于此作為參考。

技術領域

本發明涉及半導體領域，更具體地，涉及用于FINFET單元的方法和裝置。

背景技術

靜態隨機存取存儲器(“SRAM”)陣列通常用于集成電路器件上的存儲。隨著半導體工藝的進步，器件大小和電源電平都持續下降。縮小器件大小導致SRAM單元中電荷存儲減小。減小的電荷存儲導致增加了軟失誤率(“SER”)。SER由引發存儲位錯誤的阿爾法粒子和宇宙射線中子引起。由于最近在先進的半導體工藝中實施SRAM單元而使SER變為主要問題，這是因為如果不校正的話SER會導致失誤率高于所有其他機制組合的失誤率。

減小SER的電路方法是增加芯片上糾錯電路(“ECC”)。隨著ECC架構可以減小SER，但這些方法增加了芯片大小且減小了SRAM存取的速度。

近來FinFET晶體管技術的進步使得使用FinFET晶體管的先進SRAM單元變得可能。與先前的平面MOS晶體管(其具有形成在半導體襯底表面處的溝道)相比，FinFET具有三維溝道區域。在FinFET中，晶體管的溝道形成在半導體材料“鰭”的側面，有時還形成在頂部。柵極(通常為多晶硅或金屬柵極)在鰭的上方延伸，并且柵極電介質設置在柵極和鰭之間。FinFET溝道區域的三維形狀允許增加柵極寬度而不增加硅面積，即使器件的總規模隨著半導體工藝的縮小而增加，并且與減小的柵極長度相結合，以低硅面積成本提供了合理的溝道寬度特性。

然而，當使用用于上拉的單鰭FinFET晶體管或“PU”晶體管以及傳輸門“PG”晶體管形成SRAM單元時，同時使用n阱和p阱。在傳統的具有單鰭FinFET晶體管的SRAM單元中，p阱區域總是大于n阱區域至少20％。這是由于n型FinFET晶體管至少為p型FinFET柵極數量的兩倍。用于阿爾法粒子的收集面積較大，這將導致附加的SER增加。

發明內容

為解決上述問題，本發明提供了一種SRAM單元結構，包括：中心N阱區域以及在中心N阱區域的相對側上的第一P阱區域和第二P阱區域，N阱區域與P阱區域的面積比在80％至120％之間，SRAM單元結構進一步包括：至少一個p型晶體管，形成在N阱區域中并具有柵電極，該柵電極包括在N阱區域中的p型晶體管有源區域上方的柵極電介質和柵極；以及至少一個n型晶體管，形成在第一P阱區域和第二P阱區域的每一個中，并且每一個n型晶體管都具有柵電極，該柵電極包括在相應P阱區域中的n型晶體管有源區域上方的柵極電介質和柵極。

該SRAM單元結構進一步包括：兩個交叉連接反相器，被連接以在真實數據存儲節點和互補數據存儲節點上存儲數據，交叉連接反相器的每一個都進一步包括作為單鰭FinFET的p型上拉晶體管和作為單鰭FinFET的n型下拉晶體管；一對傳輸門晶體管，具有連接至柵極端子的字線，傳輸門晶體管中的每一個都連接在一對真實位線節點和互補位線節點中相應的一個與真實數據存儲節點和互補數據存儲節點中的一個之間，每個傳輸門晶體管都為形成在一個P阱區域中的單鰭FinFET；單元正電壓源CVdd節點，連接至每個上拉晶體管的源極端子以及連接至覆蓋N阱區域中的單元的CVdd線；以及第一單元負電源電壓節點CVss和第二單元負電源電壓節點CVss，連接至覆蓋每個P阱區域中的單元的第一CVss線和第二CVss線，CVss線與CVdd線平行；上拉晶體管中的每一個都形成在N阱區域中，以及下拉晶體管中的每一個都形成在第一P阱區域和第二P阱區域中相應的一個中。

該SRAM單元結構進一步包括：N阱面積與P阱面積的比率為90％至110％。

該SRAM單元結構進一步包括：一對位線，連接至真實位線節點和互補位線節點，一對位線的每條位線都沿著N阱區域與第一P阱區域和第二P阱區域之間形成的邊界進行定位。

該SRAM單元結構進一步包括：電壓控制電路，具有Vdd輸出、使能輸入、和用于將CVdd線上的CVdd電壓提供給SRAM單元的輸出；其中，使能輸入具有兩種狀態，第一狀態表示寫入循環，第二狀態表示讀取循環。

其中，在寫入循環期間，電壓控制電路輸出CVdd電壓，CVdd電壓低于輸入到電壓控制電路的Vdd。