[發明專利]半導體器件及其制造方法

無效

• 申請號: 201210070719.3
• 申請日: 2012-03-16
• 公開（公告）號: CN102983164A
• 公開（公告）日: 2013-03-20
• 發明（設計）人: 河村圭子
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 陳萍

關聯申請

本申請基于并享受于2011年9月7日提交的申請號為No.2011-195506的日本專利申請的優先權，通過引用的方式包含其全部內容。

技術領域

本發明涉及半導體器件及其制造方法。

背景技術

所謂“功率MOS晶體管”(Power?Metal-Oxide-Semiconductor?Field?-Effect?Transistor)，是指設計成處理大電力的場效應晶體管。這樣的功率MOS晶體管可以分成縱型和橫型這兩種構造。而且，縱型的功率MOS晶體管可以分為平面構造和溝槽構造這兩種構造。

所謂“平面構造”，是指將柵電極形成在半導體襯底的上表面上，并將流向溝道的電流的方向設為晶片的面內方向的構造。

另一方面，所謂“溝槽構造”，是指在形成在半導體襯底上的溝槽的內部埋入柵電極，將流向溝道的電流的方向作為晶片的厚度方向的構造。這種情況下，源電極通過在覆蓋柵電極的絕緣膜中形成的接觸孔而與源層連接，漏電極與在晶片的背面形成的漏層連接。

通過形成溝槽構造，與平面構造相比較，可以提高晶片表面的晶體管的集成度。但是，由于通過光刻法形成溝槽及接觸孔，所以因為對準掩膜時產生的誤差及空間分辨率，而進一步使半導體器件的高集成化變得困難。

發明內容

本發明的實施方式提供可以謀求高集成化的半導體器件及其制造方法。

實施方式涉及的半導體器件具備：第1導電型的漏層；第1導電型的漂移層，形成在上述漏層上，有效雜質濃度低于上述漏層的有效雜質濃度；第2導電型的基層，形成在上述漂移層上；第1導電型的源層，選擇性地形成在上述基層上；柵極絕緣膜，形成在從上述源層的上表面貫穿上述源層及上述基層的多個溝槽的內表面上；柵電極，被埋入上述溝槽的內部；層間絕緣膜，覆蓋上述柵電極的上表面地形成在上述溝槽上，至少上表面比上述源層的上表面還位于上方；及導電性或絕緣性的接觸掩膜，形成在上述層間絕緣膜上。

而且，實施方式涉及的半導體器件的制造方法具備以下工序：于在第1導電型的漏層上形成了有效雜質濃度比上述漏層的有效雜質濃度低的第1導電型的漂移層的半導體襯底上形成了硬掩膜，該硬掩膜形成了沿著一個方向延伸的多個開口部；將上述硬掩膜作為掩膜而進行蝕刻，在上述半導體襯底的比上述漏層的上表面還靠上的部分，形成沿著上述一個方向延伸的多個溝槽；在上述溝槽的內表面上形成柵極絕緣膜；在上述溝槽的內部埋入導電材料而形成柵電極；在上述柵電極上，以至少上表面比上述半導體襯底的上表面靠上、且比上述硬掩膜的上表面靠下的方式形成層間絕緣膜；在上述硬掩膜之間的上述層間絕緣膜上形成接觸掩膜；將上述接觸掩膜作為掩膜而進行蝕刻，除去上述硬掩膜；通過將上述接觸掩膜作為而進行蝕刻，以從上述溝槽的相互之間的上述半導體襯底的上表面到達上述基層的方式形成接觸溝槽；通過在上述半導體襯底的比上述柵電極的下表面還位于上方的部分，將上述接觸掩膜作為掩膜而導入雜質，而形成第2導電型的基層；及通過將上述接觸掩膜作為掩膜而導入雜質，在上述基層的上部的與上述溝槽相接的部分，形成第1導電型的源層。

根據本發明的實施方式，可以提供能謀求高集成化的半導體器件及其制造方法。

附圖說明

圖1是例示出第1實施方式涉及的半導體器件的示意圖，圖1A示出示意剖面圖，圖1B示出示意立體圖。

圖2是例示出第1實施方式的變形例涉及的半導體器件的示意圖，圖2A示出示意剖面圖，圖2B示出示意立體圖。

圖3A～圖3E是例示出第1實施方式涉及的半導體器件的制造方法的示意工序剖面圖。

圖4是例示出第2實施方式涉及的半導體器件的示意圖，圖4A示出示意剖面圖，圖4B示出示意立體圖。

圖5是例示出第2實施方式的變形例涉及的半導體器件的示意圖，圖5A示出示意剖面圖，圖5B示出示意立體圖。

圖6A～圖6E是例示出第2實施方式涉及的半導體器件的制造方法的示意工序剖面圖。

具體實施方式

(第1實施方式)

以下，參照附圖來說明本發明的實施方式。

在以下的實施方式中，作為半導體器件，例舉了槽柵型的MOSFET(Metal-Oxide-Semiconductor?Field?Effect?Transistor)，但也可以是IGBT(Insulated?Gate?Bipolar?Transistor)。是IGBT的情況下，也可以將以下說明的n⁺型的漏層15置換成p⁺型的集電層。