[發明專利]功率用半導體裝置無效
| 申請號: | 201210068356.X | 申請日: | 2012-03-15 |
| 公開(公告)號: | CN103022127A | 公開(公告)日: | 2013-04-03 |
| 發明(設計)人: | 大田浩史;角保人;木村淑;鈴木純二;入船裕行;齋藤涉 | 申請(專利權)人: | 株式會社東芝 |
| 主分類號: | H01L29/78 | 分類號: | H01L29/78;H01L29/06 |
| 代理公司: | 中國國際貿易促進委員會專利商標事務所 11038 | 代理人: | 許海蘭 |
| 地址: | 日本*** | 國省代碼: | 日本;JP |
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| 摘要: | |||
| 搜索關鍵詞: | 功率 半導體 裝置 | ||
相關申請的交叉引用
本申請基于2011年9月21日提交的在先的日本專利申請No.2011-206341并要求其為優先權,其全部內容通過引用結合在本申請中。
技術領域
本發明涉及在漂移層中具備超級結構造的功率用半導體裝置。
背景技術
功率用半導體裝置一般具有在縱方向上流過電流的縱型構造,與高耐壓化一起要求低功耗化。作為功率用半導體裝置,例如,有MOSFET(Metal?Oxide?Semiconductor?Field?Effect?Transistor,金屬氧化物半導體場效應晶體管)、IGBT(Insulated?Gate?Bipolar?Transistor,絕緣柵雙極晶體管)、以及IEGT(Injection?Enhanced?Gate?Transistor,注入增強柵晶體管)等。為了低功耗化,需要使功率用半導體裝置的漂移層具有高的雜質濃度且成為低電阻。另一方面,為了高耐壓化,在功率用半導體裝置的漂移層中,為了使耗盡層易于擴展,而需要具有低雜質濃度。即,在功率用半導體裝置中,高耐壓化與低功耗化處于折衷選擇(trade-off)的關系。為了改善該折衷選擇的關系,在功率用半導體裝置的漂移層中設置超級結構造。
超級結構造是在半導體元件的水平方向上交替排列了在縱方向上延伸的多個p形柱和n形柱的構造。通過在水平方向上p形柱中的p形雜質量和n形柱中的n形雜質量變得等量,超級結構造虛擬地成為未摻雜狀態,耗盡層易于延伸,功率用半導體裝置的耐壓提高。同時,在功率用半導體裝置成為ON狀態時,n形雜質濃度高的n形柱成為漂移層中的電流路徑,所以促進低ON電阻化。
但是,對于超級結構造,由于制造工序的雜質注入量的偏差,相比于功率用半導體裝置的元件區域,在終端區域中,耐壓易于降低。為了提高功率用半導體裝置的雪崩耐量,期望超級結構造的終端區域相比于元件區域耐壓更高的構造。
發明內容
本發明的實施方式在具備超級結構造的功率用半導體裝置中,抑制制造偏差所致的終端區域中的耐壓降低。
本發明的實施方式的功率用半導體裝置具備第1導電類型的第1半導體層、高電阻的外延層、第2導電類型的第2半導體層、第1導電類型的第3半導體層、柵電極、第1電極、以及第2電極。第1導電類型的第1半導體層具有第1表面和與所述第1表面相反一側的第2表面。高電阻的外延層設置于第1半導體層的第1表面上,具有第1柱區域和第2柱區域。第2導電類型的第2半導體層選擇性地設置于所述第1柱區域的表面。第1導電類型的第3半導體層選擇性地設置于第2半導體層的表面。柵電極隔著柵絕緣膜設置于第1柱區域、第2半導體層、以及第3半導體層上。第1電極與第1半導體層的第2表面電連接。第2電極與第2半導體層和第3半導體層電連接,隔著層間絕緣膜而與柵電極絕緣。第1柱區域具有沿著與第1半導體層的第1表面平行的第一方向交替排列的多個第1導電類型的第1柱和多個第2導電類型的第2柱。多個第2導電類型的第2柱分別與第2導電類型的第2半導體層連接。第1柱區域的沿著第1方向的終端以第1柱和第2柱的某一方的柱為終端。第2柱區域沿著第1方向隔著第1柱區域的終端而與第1柱區域鄰接。在第2柱區域中,沿著第1方向在第1柱區域側的一端中,具備具有與第1區域的終端的所述一方的柱的導電類型相反的導電類型的第3柱,沿著第1方向在與第1柱區域相反一側的另一端中,具備具有與第3柱相反的導電類型的第4柱。多個第1柱、多個第2柱、第3柱、以及第4柱分別包括沿著與第1半導體層的第1表面垂直的第2方向排列的、多段的雜質擴散層。多個第1柱、多個第2柱、第3柱、以及第4柱的各段的雜質擴散層排列于與第1半導體層的第1表面平行的1個層內。在該1個層內,第3柱的雜質擴散層中的第3柱的導電類型的實質的雜質量比多個第1柱的各雜質擴散層中的第1導電類型的實質的雜質量以及多個第2柱的各雜質擴散層中的第2導電類型的實質的雜質量少。在所述1個層內,第4柱的雜質擴散層中的第4柱的導電類型的實質的雜質量比第3柱的雜質擴散層中的實質的雜質量少。
根據本發明的實施方式,能夠在具備超級結構造的功率用半導體裝置中,抑制制造偏差所致的終端區域中的耐壓降低。
附圖說明
圖1是第1實施方式的功率用半導體裝置的主要部分示意剖面圖。
圖2是示出第1實施方式的功率用半導體裝置的制造工序的一部分的圖,(a)是主要部分示意剖面圖,(b)是(a)中的A部的放大圖,(c)是(a)之后的工序的主要部分示意剖面圖。
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