[發明專利]周期錯誤檢測方法以及周期錯誤檢測電路

有效

• 申請號: 201210066565.0
• 申請日: 2012-03-14
• 公開（公告）號: CN103092734A
• 公開（公告）日: 2013-05-08
• 發明（設計）人: 寺山朋之
• 申請（專利權）人: 株式會社東芝
• 主分類號: G06F11/267
• 分類號: G06F11/267
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 萬利軍;陳海紅

1.一種周期錯誤檢測方法，其對模塊的周期處理錯誤進行檢測，該模塊的處理的執行由處理器控制，該處理器起動按預定周期輸出周期觸發的周邊電路以控制周期處理，該周期錯誤檢測方法的特征在于，包括：

將以所述周期觸發作為第一捕獲觸發、從處于捕獲計時器中的通過自由運行而進行向上計數工作的計數器所取得的第一計數值，保存于所述捕獲計時器中的寄存器的步驟；

將在所述模塊的處理開始時通過對所述捕獲計時器施加第二捕獲觸發而從所述計數器所取得的第二計數值，保存于捕獲計時器中的寄存器的步驟；

將在所述模塊的處理結束時通過對所述捕獲計時器施加第三捕獲觸發而從所述計數器所取得的第三計數值，保存于所述寄存器的步驟；

所述處理器，當接受來自于所述模塊的完成通知時，從所述寄存器讀出所述第一、第二、第三計數值的步驟；

基于所述第一、第二、第三計數值計算出所述模塊的處理時間的步驟；和

與所述預定周期進行比較以判定周期處理錯誤有無發生的步驟。

2.根據權利要求1所述的周期錯誤檢測方法，其特征在于，

所述判定周期處理錯誤有無發生的步驟中，作為所述處理時間，計算出對于從所述第二計數值減去所述第一計數值后的值加上從所述第三計數值減去所述第二計數值后的值所得的相加值，將所述相加值與所述預定周期相比較以判定所述周期處理錯誤有無發生。

3.根據權利要求2所述的周期錯誤檢測方法，其特征在于，

所述判定周期處理錯誤有無發生的步驟中，所述處理器執行周期錯誤檢測程序以判定所述周期處理錯誤有無發生。

4.根據權利要求2所述的周期錯誤檢測方法，其特征在于，

所述判定周期處理錯誤有無發生的步驟在連接于所述處理器和所述捕獲計時器之間的判定部進行。

5.根據權利要求1所述的周期錯誤檢測方法，其特征在于，

所述周邊電路為對馬達驅動進行控制的馬達控制電路，所述模塊為對與馬達的矢量控制相關的運算進行處理的矢量引擎。

6.根據權利要求5所述的周期錯誤檢測方法，其特征在于，

所述馬達控制電路，在所述周期觸發的輸出時對所述處理器施加中斷，所述處理器與所述中斷相應地起動所述矢量引擎，所述矢量引擎在處理結束后對所述處理器施加中斷。

7.一種周期錯誤檢測電路，其特征在于，具備：

周邊電路，其按預定周期輸出周期觸發；

處理器，其起動所述周邊電路而控制周期處理；

模塊，其由所述處理器控制執行；

捕獲計時器，其具有：通過自由運行而進行向上計數工作的計數器和寄存器，該寄存器將以所述周期觸發作為第一捕獲觸發而從所述計數器所取得的計數值作為第一計數值保存、將通過在所述模塊的處理開始時輸出的第二捕獲觸發而從所述計數器所取得的計數值作為第二計數值保存、將通過在所述模塊的處理結束時輸出的第三捕獲觸發而從所述計數器所取得的計數值作為第三計數值保存；和

判定電路，其基于保存于所述寄存器的所述第一、第二、第三計數值計算出所述模塊的處理時間，與所述預定周期進行比較以判定周期處理錯誤有無發生，與來自于所述處理器的要求相應地將所述判定結果向所述處理器發送。

8.根據權利要求7所述的周期錯誤檢測電路，其特征在于，

所述判定電路具備：從所述第二計數值減去所述第一計數值的第一減法器；從所述第三計數值減去所述第二計數值的第二減法器；將所述第一減法器的輸出與所述第二減法器的輸出相加的加法器；和將所述加法器的輸出與所述預定周期進行比較的比較器。

9.根據權利要求7所述的周期錯誤檢測電路，其特征在于，

所述模塊為對與馬達的矢量控制相關的運算進行處理的矢量引擎，所述周邊電路為對馬達驅動進行控制的馬達控制電路。

10.根據權利要求9所述的周期錯誤檢測電路，其特征在于，

所述馬達控制電路在所述周期觸發的輸出時對所述處理器施加中斷，所述處理器與所述中斷相應地起動所述矢量引擎，所述矢量引擎在處理結束后，對所述處理器施加中斷。