[發明專利]一種形成雙應力刻蝕阻擋層及前金屬介電質層的方法有效

申請號：	201210064639.7	申請日：	2012-03-13
公開（公告）號：	CN102610571A	公開（公告）日：	2012-07-25
發明（設計）人：	徐強	申請（專利權）人：	上海華力微電子有限公司
主分類號：	H01L21/8238	分類號：	H01L21/8238
代理公司：	上海新天專利代理有限公司 31213	代理人：	王敏杰
地址：	201210 上海市浦***	國省代碼：	上海;31
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摘要：
搜索關鍵詞：	一種形成應力刻蝕阻擋金屬介電質層方法
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【說明書】：

技術領域

本發明涉及一種刻蝕方法，尤其涉及一種形成雙應力刻蝕阻擋層及前金屬介電質層的方法。

背景技術

隨著集成電路特征線寬縮小到90nm以下，人們逐漸引入了高應力氮化硅技術來提高載流子的電遷移率。通過在NMOS和PMOS上面沉積高拉和高壓應力氮化硅作為通孔刻蝕停止層（Contact?Etch?Stop?Layer，簡稱CESL）。尤其是在65nm制程以下，為了同時提高NPMOS與PMOS的電遷移率，有時需要同時沉積高拉和高壓應力氮化硅于不同的MOS上。

在蝕刻阻擋層沉積完成以后，隨后需要沉積前金屬介電質層，目前采用的是利用高密度等離子體（HDP）CVD的方法來沉積，也有采用高深寬比制程（High?Aspect?Ratio?Process，簡稱HARP）來進行沉積的。這兩種制程沉積的薄膜應力是不一樣的，其中HDP制程薄膜具有壓應力，而HARP制程薄膜具有拉應力。

如圖1A-1E所示，現有方法制備的PMD層的工藝步驟如下：如圖1A所示，步驟一，首先提供具有NMOS區域1與PMOS區域2晶體管的襯底；步驟二，在NMOS與PMOS晶體管的襯底上沉積氧化硅緩沖層3以及具有高拉應力的蝕刻阻擋層4；如圖1B所示，步驟三，在位于NMOS區域1上方蝕刻阻擋層的上表面進行光阻層沉積，并通過光刻將PMOS區域2上方的緩沖層3以及阻擋層刻4蝕掉，直至露出PMOS區域2后，對NMOS區域1上方沉積的光阻層5移除；如圖1C所示，步驟四，對NMOS區域1上方阻擋層與露出的PMOS區域再次進行緩沖層3的沉積，使緩沖層3覆蓋于NMOS區域1上方阻擋層5以及露出的PMOS區域2，之后再對緩沖層3的上表面進行高壓力阻擋層6的沉積；如圖1D所示，步驟五，對PMOS區域2上方高壓力阻擋層6上表面沉積光阻層5，并通過光刻刻蝕掉NMOS區域1上方高壓力阻擋層6以及緩沖層3；如圖1E所示，步驟六，去除PMOS區域2上方高壓力阻擋層上表面所沉積的光阻層5，并對NMOS區域1上方高拉力阻擋層4以及PMOS區域2上方高壓力阻擋層6上表面進行最后的薄膜沉淀，但由于PMOS與NMOS所需要的拉應力不同，同一種薄膜只能對PMOS與NMOS中的一種晶體管的性能提升。

由于單一的沉積HDP或者HARP薄膜，只能對其中的一種晶體管的載流子遷移率有利，因此該方法限制了最大程度上提高晶體管的性能。

發明內容

發明公開了一種形成雙應力刻蝕阻擋層及前金屬介電質層的方法。用以解決現有技術中，由于單一的沉積HDP或者HARP薄膜只能對PMOS與NMOS中的一種晶體管的性能提升，因此很大程度上限制了晶體管的使用性能。

為實現上述目的，發明采用的技術方案是：

一種形成雙應力刻蝕阻擋層及前金屬介電質層的方法，包括：NMOS與PMOS晶體管區域的襯底，其中，還包括以下工藝步驟：

步驟一，首先在?NMOS與PMOS區域的襯底上沉積緩沖層，其次在所沉積的緩沖層的上表面沉積高拉應力阻擋層，最后在高拉應力阻擋層上表面沉積HARP薄膜；

步驟二，在所述NMOS區域上方的HARP薄膜上表面沉積拉應力前金屬介電質層；

步驟三，對所述PMOS區域的上方進行光刻，直至露出PMOS區域，之后去除NMOS區域上方HARP薄膜上表面的拉應力前金屬介電質層；

步驟四，在所述NMOS上方HARP薄膜上表面以及PMOS區域上表面沉積高壓力刻蝕阻擋層；

步驟五，在PMOS區域上的高壓力刻蝕阻擋層上表面沉積壓應力前金屬介電質層；

步驟六，對壓應力前金屬介電質層以及下表面的高壓力阻擋層進行化學機械研磨直至將覆蓋于HARP薄膜上的高壓力阻擋層完全去除。

上述的形成雙應力刻蝕阻擋層及前金屬介電質層的方法，其中，所述步驟一中所沉積的緩沖層厚度為50－200A。