[發明專利]一種形成前金屬介電質層的方法有效

申請號：	201210064614.7	申請日：	2012-03-13
公開（公告）號：	CN102623329A	公開（公告）日：	2012-08-01
發明（設計）人：	徐強	申請（專利權）人：	上海華力微電子有限公司
主分類號：	H01L21/314	分類號：	H01L21/314;H01L21/8238
代理公司：	上海新天專利代理有限公司 31213	代理人：	王敏杰
地址：	201210 上海市浦***	國省代碼：	上海;31
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摘要：
搜索關鍵詞：	一種形成金屬介電質層方法
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【說明書】：

技術領域

本發明涉及微電子領域，尤其涉及一種形成前金屬介電質層的方法。

背景技術

隨著集成電路特征線寬縮小到90nm以下，人們逐漸引入了高應力氮化硅技術來提高載流子的電遷移率。通過在N/PMOS上面沉積高拉和高壓應力氮化硅作為通孔刻蝕停止層（Contact?Etch?Stop?Layer，CESL），尤其是在65nm制程以下，為了同時提高N/PMOS的電遷移率，有時需要同時沉積高拉和高壓應力氮化硅于不同的MOS上。在蝕刻阻擋層沉積完成以后，隨后需要沉積前金屬介電質層，目前采用的是利用高密度等離子體（HDP?CVD）的方法來沉積，也有采用高深寬比制程（HARP，High?Aspect?Ratio?Process）來沉積的。這兩種制程沉積的薄膜應力是不一樣的，其中HDP制程薄膜具有壓應力，而HARP制程薄膜具有拉應力，單一的沉積HDP或者HARP薄膜，只能對其中的一種晶體管的載流子遷移率有利，因此該方法限制了最大程度提高晶體管的性能。

參考圖1a至圖1e所示，在現有的形成前金屬介電質層的方法中，基本包括下列步驟，工藝流程圖參看圖2所示：

提供一種具有NMOS和PMOS晶體管的半導體襯底0，在半導體襯底0上沉積一第一緩沖氧化層1和一具有高拉應力的第一蝕刻阻擋層2，即氮化硅層，完成后效果如圖1a所示；

用光刻膠4涂覆半導體襯底0的NMOS區域，進行光刻后對PMOS區域上方的第一緩沖氧化層1、第一蝕刻阻擋層2進行蝕刻，完成后效果圖如圖1b所示；

在半導體器件表面沉積第二緩沖氧化層7和具有高壓應力的第二蝕刻阻擋層5，第二蝕刻阻擋層5也采用氮化硅層，完成后效果如圖1c所示；

用光刻膠4涂覆半導體襯底0的PMOS區域，進行光刻后對NMOS區域上方的第二緩沖氧化層7和第二蝕刻阻擋層5進行蝕刻，完成后效果如圖1d所示；

在半導體器件上沉積前金屬介電質層8（利用HDP或者HARP來完成），并進行研磨和拋光，最終完成后的效果如圖1e所示。

利用上述現有方法制備的PMD層為HDP薄膜或是HARP薄膜之中的一種，但是，由于HDP與HARP薄膜應力狀況相反（HDP為壓應力，應力范圍在100Mpa～300MPa；HARP為拉應力，應力范圍在100Mpa～200MPa），它們只能夠有助于一種晶體管的性能提升。

發明內容

針對上述存在的問題，本發明的目的是提供一種形成雙應力蝕刻阻擋層及前金屬介電質層的方法。該方法充分考慮了不同CVD制程其沉積薄膜應力的差異，在PMOS區域沉積具有壓應力的前金屬介電質層，而在NMOS區域沉積具有拉應力的前金屬介電質層，采用本方法所形成的前金屬介電質層有利于同時提高PMOS以及NMOS的載流子遷移率，從而提高半導體器件的性能。

本發明的目的是通過下述技術方案實現的：

一種形成前金屬介電質層的方法，其中，包括下列步驟：

提供一種具有NMOS和PMOS晶體管的半導體襯底；

在所述半導體襯底上沉積一緩沖氧化層；

在所述緩沖氧化層上沉積一具有高拉應力的第一蝕刻阻擋層；

在所述第一蝕刻阻擋層上沉積一具有拉應力的第一前金屬介電質層；

在所述第一前金屬介電質層上依次沉積一硬質掩膜層和一介質抗反射層；

在所述硬質掩膜層上涂覆一層光刻膠，對PMOS區域和NMOS區域進行光刻，在PMOS區域，刻蝕至所述第一刻蝕阻擋層，暴露所述PMOS區域，在NMOS區域刻蝕至所述介質抗反射層，刻蝕后保留至NMOS區域表面的硬質掩膜層；

在半導體器件表面沉積具有高壓應力的第二蝕刻阻擋層；

在所述第二蝕刻阻擋層上沉積具有壓應力的第二前金屬介電質層；

對所述第二前金屬介電質層進行研磨拋光。

上述的形成前金屬介電質層的方法，其中，所述緩沖氧化層為氧化硅層。