[發明專利]測試技術和電路的設計

有效

• 申請號: 201210063223.3
• 申請日: 2012-03-12
• 公開（公告）號: CN102680881B
• 公開（公告）日: 2017-04-12
• 發明（設計）人: J·G·達斯蒂達爾;K·R·坎蒂普迪
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 北京紀凱知識產權代理有限公司11245
• 代理人: 趙蓉民

技術領域

背景技術

集成電路(IC)器件在生產前后要經歷一系列嚴格測試。每個器件可以也必須通過嚴格工業標準測試方法，從而驗證器件質量。簡單測試電路也可嵌入IC器件從而測試器件不同部件的功能。這些測試電路通常用于執行生產后測試以保IC器件無錯誤且如預期一樣運行。

一般來說，可測試性設計(DFT)是用于檢測制造的IC器件上不同種類故障的設計技術或嵌入式電路的名稱。例如，DFT電路可用于檢測IC器件上邏輯塊中存在的故障。

掃描鏈，通常是通過連接邏輯元件，如串聯的觸發器和其他存儲元件形成的，其集成到器件中從而為不同邏輯缺陷測試器件。掃描鏈可以經配置接收可用來測試特殊器件功能的測試矢量集合。通常，在數據從掃描鏈被讀取從而確定器件功能之前，允許器件用測試矢量集合操作至少幾個時鐘周期。

在典型掃描測試中，要求兩個快時鐘過渡。第一過渡加載測試值，而第二過渡捕獲基于該測試值的結果。更多掃描測試方法中的兩個是捕獲加載(LOC)和移位加載(LOS)。即使LOC掃描測試是常用的，LOC掃描測試也可能不能快速地捕獲掃描鏈中寄存器的每個狀態。在方面，LOS掃描測試是更好的選擇，因為寄存器的所有階段可以LOS掃描測試快速測試。即使LOS掃描測試相比LOC掃描測試是更好的掃描技術，在LOS掃描測試中，將掃描鏈置入“掃描模式”的掃描使能信號需要作為時鐘路由，這通常要求IC器件有更大面積。

發明內容

因此，需要可配置按需要執行LOC或LOS測試的掃描鏈。需要有簡單本地化的掃描鏈電路，其提供成本有效的測試技術。本發明實施例包括在集成電路(IC)中實現快速測試的電路和技術。

應該理解本發明示例性實施例可以大量方式實施，如工藝、設備、系統、器件、或計算機可讀介質上方法。下面說明本發明幾個創造性實施例。

在一個實施例中，公開了電路塊。該電路塊包括被聯接以接收兩個時鐘信號和使能信號的第一選擇器電路。第一選擇器電路基于使能信號輸出兩個時鐘信號中的一個。存儲元件被聯接以接收使能信號并輸出第一選擇器電路作為時鐘輸入信號。邏輯門被聯接以接收來自存儲元件的輸出和使能信號。第二選擇器電路然后被聯接以接收來自邏輯門的輸出和使能信號。第二選擇器電路輸出來自邏輯門的輸出或使能信號作為掃描使能信號。在一個實施例中，掃描使能信號聯接到掃描鏈。

在另一個實施例中，提供了IC。該IC包括被聯接以接收掃描使能信號的掃描鏈和基于使能信號以及時鐘信號產生時鐘輸出的存儲元件。邏輯電路被聯接以接收使能信號和來自儲元件的時鐘輸出。選擇器電路然后輸出使能信號和來自邏輯電路的輸出之一作為掃描鏈的掃描使能信號。

在根據本發明的替換實施例中，提供了測試電路的方法。該方法包括接收兩個時鐘信號。兩個時鐘信號之一然后基于第一使能信號被選擇為時鐘輸入信號。第一使能信號是以一個時鐘信號設定時鐘的從而生成第二使能信號。當原始使能信號處于第二邏輯電平時，且在時鐘信號從第二邏輯電平過渡到第一邏輯電平后，第二使能信號從第一邏輯電平過渡到第二邏輯電平。第二使能信號或第一使能信號被選擇為電路中掃描鏈的掃描使能信號。

結合附圖，其他方面可從下面的詳細說明中顯然看出，附圖以例子的方式示出示例性實施例的原理。

附圖說明

本發明可通過結合附圖參考下面的說明得到最佳理解。

圖1A示出根據本發明一個實施例的示例性掃描鏈。

圖1B示出根據本發明一個實施例的LOC掃描運行的示例性時序圖。

圖1C示出根據本發明一個實施例的LOS掃描運行的示例性時序圖。

圖2示出根據本發明一個實施例測試IC的示例性方法。

圖3示出根據本發明一個實施例聯接到掃描鏈的示例性可測試性設計(DFT)塊。

圖4示出根據本發明，可執行不同實施例的可編程邏輯器件(PLD)的示例性方框圖。

圖5示出根據本發明一個實施例，具有互連線和DFT塊的圖4中PLD上邏輯區的更詳細圖示。

具體實施方式

示例性實施例包括在集成電路(IC)中實現高速測試的電路和技術。應該理解，高速測試是指通常要求測試時鐘信號以系統速度或器件操作速度生成的測試技術。應該理解，這里所述的圖僅是示例性的且不是為了限制本發明的保護范圍。

然而，對本領域技術人員來說，顯然本發明實施例可無需部分或全部這些特定細節實施。在其他情形中，沒有詳細說明已知操作，這是為了避免不必要地模糊示例性實施例。