[發明專利]測試系統

有效

• 申請號: 201210060341.9
• 申請日: 2012-03-08
• 公開（公告）號: CN102800364A
• 公開（公告）日: 2012-11-28
• 發明（設計）人: 郭碩芬;李日農;巫松洸
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: G11C29/12
• 分類號: G11C29/12
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 余剛;吳孟秋

技術領域

本發明涉及測試系統，特別涉及共用寄存器的測試系統。

背景技術

傳統上，在測試eSRAM(embedded?SRAM，內嵌式SRAM)時，會使用一內建自測電路(Built-In?Self?Test，BIST)，其將數據由內建自測電路輸出后，儲存至待測試的SRAM并輸出SRAM儲存過的數據來據以判斷SRAM是否有問題。而為了內建自測電路跟存儲器之間時序的同步，SRAM的輸出端會有一個管線寄存器(pipeline?register)，此寄存器只在測試SRAM時啟動。

除了前述SRAM的測試之外，一般還會對電路進行電路功能的測試(或稱掃瞄測試，scan?test)，也即將一信號從一邏輯電路傳送到另一邏輯電路，來測試信號傳送路徑和邏輯電路的功能是否有問題。此狀態下，為了要隔離SRAM和邏輯電路以增加邏輯電路的可測試范圍(test?coverage)，會增加一旁通電路。此旁通電路具有一寄存器和另一邏輯單元(例如一XOR門，邏輯門)，但此旁通電路僅在進行電路功能測試時會啟動。因此，增加的旁通電路寄存器和管線寄存器，會增加相當多的電路面積。

除此之外，有相當多的發明被提出來以隔離SRAM和旁通電路。例如專利號US?6973631的美國專利中，使用了不同的旁通電路，來隔離SRAM和旁通電路。但此種做法，不僅增加了旁通電路的面積，還須在SRAM外圍加入寄存器來增加SRAM的可測試范圍。如此更惡化了電路面積增加的問題。此外，專利號US?0204239的美國專利中，使用了多路復用器來切換SRAM的輸入，并使用邏輯內建自測電路(logic?BIST)測試邏輯電路。然而，邏輯內建自測電路的面積相當大，硬件成本較高，且測試時間較長。

縱上所述，已知技術中為了隔離SRAM和邏輯電路的技術手段，都有電路面積過大的問題。

發明內容

因此，本發明的一目的為提供一種可節省電路面積的測試系統。

本發明的一實施例披露了一種測試系統，包含：一內建自測電路，用以產生一第一信號；一儲存裝置，耦接至該內建自測電路，用以儲存該第一信號以形成一第二信號；一第一邏輯電路，耦接至該儲存裝置，用以產生一第三信號；一第二邏輯電路，耦接至該儲存裝置；一寄存器，耦接至該儲存裝置以及該第二邏輯電路；以及一旁通電路，耦接至該內建自測電路、該第一邏輯電路以及該寄存器；其中在一第一模式時，該內建自測電路傳送該第一信號至該儲存裝置，且該儲存裝置輸出該第二信號至該寄存器進行寄存后，該寄存器將寄存的該第二信號傳送至該內建自測電路以進行對該儲存裝置的測試；在一第二模式時，該第一邏輯電路傳送一第三信號至該寄存器進行寄存后，該寄存器將寄存的該第三信號傳送至該第二邏輯電路，以對該第一邏輯電路至該第二邏輯電路間信號的傳送路徑進行測試，或是對該第一邏輯電路和該第二邏輯電路的至少其中之一進行測試。

本發明的另一實施例披露了一種測試系統，包含：一內建自測電路，用以產生一第一信號；一儲存裝置，耦接至該內建自測電路，用以儲存該第一信號以形成一第二信號；一第二邏輯電路，耦接至該儲存裝置；一寄存器，耦接至該儲存裝置以及該第二邏輯電路；以及一旁通電路，耦接至該內建自測電路以及該寄存器；其中在一第一模式時，該內建自測電路傳送該第一信號至該儲存裝置，且該儲存裝置輸出該第二信號至該寄存器進行寄存后，該寄存器將寄存的該第二信號傳送至該內建自測電路以進行對該儲存裝置的測試；在一第二模式時，該內建自測電路傳送一第四信號經由該旁通電路至該寄存器進行寄存后，該寄存器將寄存的該第四信號傳送至該第二邏輯電路，以對該內建自測電路和第二邏輯電路間的信號傳送路徑進行測試，或是對該內建自測電路和該第二邏輯電路的至少其中之一進行測試。

本發明的又一實施例提供了一種測試系統，包含：一第一路徑，用以測試一儲存裝置；一第二路徑，用以對一第一邏輯電路至一第二邏輯電路間的信號的傳送路徑進行測試，或是對該第一邏輯電路和該第二邏輯電路的至少其中之一進行測試；以及一寄存器，該第一路徑和該第二路徑共用該寄存器來分別寄存測試時所用的信號。

經由前述的實施例，本發明可使兩個測試模式共用一寄存器，藉此減少電路的面積。而且，包含寄存器的切換電路的結構可隨著不同的成本需求和設計需求而變化。

附圖說明

圖1示出了根據本發明的實施例的測試系統。

圖2和圖3示出了根據本發明的實施例的測試系統的較詳細結構。

【主要元件符號說明】

100測試系統

101內建自測電路

103第一邏輯電路