[發明專利]半導體元件及其制造方法

有效

• 申請號: 201210059206.2
• 申請日: 2012-03-08
• 公開（公告）號: CN103187417A
• 公開（公告）日: 2013-07-03
• 發明（設計）人: 顏精一;林政偉;許智杰;何金原
• 申請（專利權）人: 財團法人工業技術研究院
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

1.一種半導體元件，包括：

基底，具有第一區及第二區；

第一半導體層，配置于所述第一區的所述基底上且具有一通道區與位于所述通道區兩側的兩個摻雜區；

第一介電層，配置于所述第一區及所述第二區的所述基底上，且覆蓋所述第一半導體層；

第一柵極及第二柵極，分別配置于所述第一區及所述第二區的所述第一介電層上，其中所述第一柵極對應所述第一半導體層的所述通道區；

第二介電層，配置于所述第一區及所述第二區的所述第一介電層上，且覆蓋所述第一柵極及所述第二柵極；

第二半導體層，配置于所述第二介電層上且對應所述第二柵極，其中所述第二半導體層的邊界不超出所述第二柵極的邊界；

兩個第一導電插塞，貫穿所述第一介電層與所述第二介電層，配置于所述第一柵極的兩側并分別與所述第一半導體層的所述摻雜區接觸；以及

兩個接點，位于所述第二區上并與所述第二半導體層接觸。

2.如權利要求1所述的半導體元件，其中所述通道區為未摻雜區。

3.如權利要求1所述的半導體元件，其中所述通道區為摻雜區。

4.如權利要求1所述的半導體元件，還包括第三介電層，配置于所述第一區及所述第二區的所述第二介電層上。

5.如權利要求4所述的半導體元件，其中各接點為金屬圖案，所述金屬圖案分別配置所述第二半導體層的頂面的兩側且曝露出所述第二半導體層的頂面的中間區域，且所述第三介電層覆蓋所述金屬圖案以及所述第二半導體層的曝露出的上表面；以及

其中所述第三介電層覆蓋所述第一導電插塞。

6.如權利要求4所述的半導體元件，其中各接點為貫穿所述第三介電層的第二導電插塞，且所述第一導電插塞還貫穿所述第三介電層。

7.如權利要求6所述的半導體元件，其中所述第一柵極與所述第二導電插塞其中一者電連接。

8.如權利要求7所述的半導體元件，還包括貫穿所述第二介電層與所述第三介電層且與所述第一柵極接觸的第三導電插塞，其中所述第三導電插塞與所述第二導電插塞其中一者電連接。

9.如權利要求1所述的半導體元件，其中所述第二半導體層的邊界落入所述第二柵極的邊界內。

10.如權利要求1所述的半導體元件，其中所述第一半導體層的材料包括低溫多晶硅。

11.如權利要求1所述的半導體元件，其中所述第二半導體層的材料包括金屬氧化物半導體。

12.如權利要求11所述的半導體元件，其中所述第二半導體層的材料包括ZnO、InOx、SnOx、GaOx、AlOx或其組合。

13.如權利要求1所述的半導體元件，其中所述第一柵極與所述第二柵極的材料包括鉬(Mo)、鎢(W)、鋁(Al)、鈦(Ti)或包含上述其中一種材料的合金系統。

14.如權利要求1所述的半導體元件，其中所述第一區為P型元件區，所述第二區為N型元件區；或所述第一區為N型元件區，所述第二區為P型元件區。

15.一種半導體元件，包括：

第一半導體層，配置于一基底上且具有通道區與位于所述通道區兩側的兩個摻雜區；

第一介電層，配置于所述基底上且覆蓋所述第一半導體層；

柵極，配置于所述第一介電層上，其中所述柵極對應所述第一半導體層的所述通道區；

第二介電層，配置于所述第一介電層上且覆蓋所述柵極；

第二半導體層，配置于所述第二介電層上且對應所述柵極，其中所述第二半導體層的邊界不超出所述柵極的邊界；

至少一第一導電插塞，貫穿所述第一介電層與所述第二介電層并與所述第一半導體層的所述摻雜區其中一者接觸；以及

至少一接點，與所述第二半導體層接觸。

16.如權利要求15所述的半導體元件，其中所述通道區為未摻雜區。

17.如權利要求15所述的半導體元件，其中所述通道區為摻雜區。

18.如權利要求15所述的半導體元件，還包括第三介電層，配置于所述第二介電層上。