[發明專利]半導體結構及其制備方法

無效

• 申請號: 201210058075.6
• 申請日: 2012-03-07
• 公開（公告）號: CN103311277A
• 公開（公告）日: 2013-09-18
• 發明（設計）人: 徐志嘉;金宥憲;黃胤富
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L29/36
• 分類號: H01L29/36;H01L21/22
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 宋焰琴

技術領域

本發明是有關于一種半導體結構及其制備方法，且特別是有關于一種金屬氧化物半導體結構及其制備方法。

背景技術

在高電壓的系統中，金屬氧化物半導體元件具有高關閉擊穿電壓(breakdown?voltage)以及在操作時低導通阻值(on-state?resistance)是重要的，以使半導體元件能承受更高的電壓，讓更多的電流在漏極與源極之間流動，以減少元件的功率損耗。然而，高關閉擊穿電壓與高導通阻值是相伴的，關閉擊穿電壓增加，相對地也會造成導通阻值的增加，因此，在設計半導體元件時，無法使關閉擊穿電壓趨向極大值。所以，如何提高半導體元件的關閉擊穿電壓，并降低操作時的導通阻值是業界亟欲解決的問題。

發明內容

本發明是有關于一種半導體結構及其制備方法，可通過摻雜導電性相反的雜質來降低鄰近于漏極端的雜質濃度，使其更容易與源極端的本體區形成空乏區，以得到較高的關閉擊穿電壓與較低的導通阻值。

根據本發明的一方面，提出一種半導體結構，包括一第一導電型的襯底、一第二導電型的第一阱區、一第二導電型的摻雜區、一場氧化物以及一第二導電型的第二阱區。第一阱區形成于襯底中。摻雜區形成于第一阱區中，摻雜區具有一第一雜質凈濃度。場氧化物形成于第一阱區的表面區域。第二阱區位于場氧化物下方，且連接于摻雜區的一側，其中第二阱區具有一第二雜質凈濃度，第二雜質凈濃度小于第一雜質凈濃度。

根據本發明的另一方面，提出一種半導體制備方法，包括下列步驟。提供一第一導電型的襯底。形成一第二導電型的第一阱區于襯底中。形成一第二導電型的摻雜區于第一阱區中，摻雜區具有一第一雜質凈濃度。形成一第二導電型的第二阱區于摻雜區中，第二阱區連接于摻雜區的一側，且具有一第二雜質凈濃度，第二雜質凈濃度小于第一雜質凈濃度。形成一場氧化物于第二阱區上方。

為了對本發明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式，作詳細說明如下：

附圖說明

圖1繪示依照本發明一實施例的半導體結構的示意圖。

圖2A至圖2D分別繪示依照本發明一實施例的半導體制備工藝的示意圖。

圖3繪示導電阻值與擊穿電壓的曲線圖。

【主要元件符號說明】

100：半導體結構

101：光刻膠

110：襯底

120：第一阱區

130：源極摻雜區

131：本體區

132：重摻雜區

140：漏極摻雜區

141：重摻雜區

150：場氧化物

160：第二阱區

170：柵極結構

180：第三阱區

182：P型阱摻雜區

190：通道區

具體實施方式

本發明的半導體結構及其制備方法，是通過摻雜導電性相反的雜質來降低鄰近于漏極端的雜質濃度，以得到例如階梯狀雜質濃度的漏極摻雜區，使其更容易與源極端的本體區形成空乏區。根據低表面電場(RESURF)效應，形成空乏區于漏極端的周圍之后，在相同的距離條件下，可得到較高的關閉擊穿電壓與較低的導通阻值，且越靠近漏極端，雜質摻雜濃度越高，可避免克爾克(Kirk)效應發生，故可維持操作時的高擊穿電壓。

以下是提出各種實施例進行詳細說明，實施例僅用以作為范例說明，并非用以限縮本發明欲保護的范圍。

請參照圖1，其繪示依照本發明一實施例的半導體結構的示意圖。半導體結構例如為雙擴散金屬半導體結構，其包括一襯底110、一第一阱區120、一源極摻雜區130、一漏極摻雜區140、一場氧化物150以及一位于場氧化物150下方的第二阱區160。襯底110例如為P型襯底110，第一阱區120例如為N型阱區，第一阱區120形成于襯底110中。源極摻雜區130與漏極摻雜區140位于第一阱區120中。源極摻雜區130包括一本體區131以及一重摻雜區132。本體區131例如為P型本體區，重摻雜區132例如為N+摻雜區與P+摻雜區，可分別作為源極端133的接觸區或基極端134的接觸區。漏極摻雜區140的表面具有一重摻雜區141，例如為N+摻雜區，可作為漏極端143的接觸區。場氧化物150形成于第一阱區120的表面區域，且位于源極摻雜區130與漏極摻雜區140之間，其材質例如為氧化硅。場氧化物150亦可為淺溝道隔離結構，用以隔離源極摻雜區130與漏極摻雜區140。