[發明專利]具有本征半導體層的晶片

有效

• 申請號: 201210058033.2
• 申請日: 2012-03-07
• 公開（公告）號: CN102709251A
• 公開（公告）日: 2012-10-03
• 發明（設計）人: N·達瓦爾;C·奧爾奈特;B-Y·阮
• 申請（專利權）人: SOITEC公司
• 主分類號: H01L21/8242
• 分類號: H01L21/8242;H01L27/108
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

技術領域

本發明涉及完全耗盡CMOS器件，特別地，涉及用于制造嵌入式DRAM器件以及共同集成在同一片襯底上的具有背偏置能力的完全耗盡SOI晶體管的晶片，其中所述晶片包括本征半導體層。

背景技術

在當前和未來的半導體制造中，例如在互補金屬氧化物半導體(CMOS)技術領域中，絕緣體上半導體(SeOI)以及特別是絕緣體上硅(SOI)半導體器件越來越受到關注。

對于高性能CMOS電子產品來說，嵌入式DRAM器件越來越重要，因為相比于傳統的SRAM來說其封裝密度可顯著提高。相比于外部SRAM/DRAM結構，除了高集成度外，還可獲得更低的噪聲和功耗以及更高的帶寬。此外，就晶體管器件的縮放比例而言，平面完全耗盡SOI晶體管代表一種有成本效益的方法。有利地，平面完全耗盡SOI晶體管允許背偏置，從而調節閾值電壓以減低泄露功率和/或提高性能。背偏置Vt可以動態改變。為了提供最佳的背偏置效益，具有例如5到50nm范圍內的厚度的相對薄的掩埋氧化物(BOX)層是必要的。

基于具有在操作襯底中形成的預摻雜的n層的晶片來制造嵌入式DRAM是已知的，其中操作襯底就在BOX下面并且具有相當的厚度來容納整個DRAM電容溝槽，典型地厚度為幾微米。例如，具有10¹⁹cm^-3濃度的磷n⁺層可用作電容底板。該n⁺層對于eDRAM的按比例縮放來說是至關重要的。然而，當包括背偏置的平面完全或部分耗盡SOI晶體管的邏輯部分需要與嵌入式DRAM集成在一起時，就產生了問題，因為預摻雜的n⁺層嚴重妨礙了背偏置特征的制造，背偏置區必須彼此電絕緣，從而使得這些背偏置區在不同的電壓被偏置而沒有高泄露電流。為了獲得這樣的絕緣，需要從一個背偏置區到另一個背偏置區的電流路徑上的反偏壓結。通常在形成所需的結的操作襯底的上方具有N和P層，然后通過STI結構垂直切割從而將背偏置區彼此絕緣。

制造這種多層結構可潛在地以eDRAM所需的厚N+層作為開始，但是需要通過SOI和BOX層注入的高注入劑量。這是不希望的，因為這會產生缺陷且會摻雜SOI層。

基于此，本發明要解決的問題是如何提供一種用于集成地制造嵌入式DRAM和背偏置晶體管的方法。

發明內容

為了解決以上問題，提出了一種用于制造晶片的方法，該方法包括以下步驟：

在半導體襯底上提供(例如，形成)摻雜層；

在所述摻雜層上提供(例如形成)第一半導體層；

在所述第一半導體層上提供(例如形成)掩埋氧化物層；以及

在所述掩埋氧化物層上提供(例如形成)第二半導體層。

上述問題也可通過本文提出的晶片來解決，該晶片包括：

半導體襯底；

在該半導體襯底上形成的摻雜層；

在該半導體襯底上形成的第一半導體層；

在該第一半導體層上形成的掩埋氧化物層；以及

在該掩埋氧化物層上形成的第二半導體層。

上文提出的晶片有利于與包含SOI晶體管的邏輯部分集成在一起的嵌入式DRAM的制造，其中所述SOI晶體管是背偏置的從而控制閾值電壓。與現有技術不同的是，本發明不需要任何對傳統晶片的復雜處理來為形成提供高摻雜嵌入式摻雜層所需要的背偏置區做準備。相反地，提供了第一(本征)半導體層使得能夠容易地轉化為用于邏輯部分的SOI晶體管的n或p摻雜背偏置區，使得能夠通過在N或P之間改變背偏置區摻雜來調節Vt的第一水平。

根據特定的示例，襯底由(多晶或單晶)硅組成，或包括(多晶或單晶)硅。第一和第二半導體層可包括硅或由硅組成。掩埋氧化物層可包括SiO₂化合物。摻雜層可例如是n⁺摻雜的硅，例如包括磷摻雜物的硅。這種磷摻雜物的濃度可以在大約10¹⁸到10²⁰cm^-3的范圍內，特別是，大約10¹⁹cm^-3。