[發(fā)明專利]快速串行接口PCI?E協(xié)議數(shù)據(jù)完成包的重組排序方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210051147.4
• 申請(qǐng)日: 2012-03-01
• 公開（公告）號(hào): CN102571609B
• 公開（公告）日: 2018-04-17
• 發(fā)明（設(shè)計(jì)）人: 梁燕;王曉嬌;邵凱;李志寬;段文亮;舒明華
• 申請(qǐng)（專利權(quán)）人: 重慶中天重郵通信技術(shù)有限公司
• 主分類號(hào): H04L12/861
• 分類號(hào): H04L12/861;H04L12/879;H04L12/883
• 代理公司: 重慶輝騰律師事務(wù)所50215
• 代理人: 寸南華

技術(shù)領(lǐng)域

本發(fā)明涉及到通信系統(tǒng)數(shù)據(jù)傳輸技術(shù)，特別涉及到一種快速串行接口PCI-E協(xié)議數(shù)據(jù)完成包的重組排序方法。

背景技術(shù)

快速串行接口PCI-E（PCI Express，簡(jiǎn)稱為PCI-E）是新一代通信系統(tǒng)的總線接口，采用串行的、點(diǎn)到點(diǎn)的互連方式來(lái)實(shí)現(xiàn)兩個(gè)設(shè)備間的通信，可以顯著提高數(shù)據(jù)傳輸率，目前，其2.0版本已將接口速率提升到5Gbps。PCI-E體系結(jié)構(gòu)采用分層設(shè)計(jì)，從下到上分別為：物理層、數(shù)據(jù)鏈路層、事務(wù)層和軟件層，其中，事務(wù)層是PCI-E設(shè)計(jì)中的重要部分。所謂PCI-E事務(wù)的定義為“為實(shí)現(xiàn)請(qǐng)求者和完成者之間某種信息所要求的、由一個(gè)或若干個(gè)包組成的發(fā)生序列”，并采用事務(wù)層包TLP（Transaction Layer Packet，簡(jiǎn)稱為TLP）用來(lái)承載PCI-E事務(wù)，各種事務(wù)通過(guò)相應(yīng)類型的一個(gè)或者多個(gè)TLP包來(lái)傳遞和執(zhí)行。通常，PCI-E事務(wù)包括轉(zhuǎn)發(fā)型事務(wù)（Posted TLP）和非轉(zhuǎn)發(fā)型事務(wù)（Non-Posted TLP）。轉(zhuǎn)發(fā)型事務(wù)為單向事務(wù)，不要求被請(qǐng)求者回應(yīng)任何反饋信息；非轉(zhuǎn)發(fā)型事務(wù)為雙向事務(wù)，需要被請(qǐng)求者回應(yīng)完成的情況，即通過(guò)攜帶數(shù)據(jù)的完成包CplD（Completion with Data，簡(jiǎn)稱為CplD）或者不攜帶數(shù)據(jù)的完成包Cpl（Completion without Data，簡(jiǎn)稱為Cpl）進(jìn)行反饋。通常，將攜帶數(shù)據(jù)的完成包CplD稱之為數(shù)據(jù)完成包。

在PCI-E非轉(zhuǎn)發(fā)型事物的處理過(guò)程中，請(qǐng)求者發(fā)出非轉(zhuǎn)發(fā)型的存儲(chǔ)器讀請(qǐng)求事務(wù)MRd（Memory Read Request，以下簡(jiǎn)稱MRd）后，完成者會(huì)根據(jù)所請(qǐng)求的內(nèi)容返回CplD或Cpl。當(dāng)完成者采用CplD回應(yīng)時(shí)，可能會(huì)出現(xiàn)針對(duì)請(qǐng)求者的一個(gè)MRd請(qǐng)求，完成者采用多個(gè)CplD予以響應(yīng)。由于PCI-E的傳輸延時(shí)，導(dǎo)致完成者先發(fā)出的CplD可能會(huì)后到達(dá)請(qǐng)求者，從而導(dǎo)致請(qǐng)求者接收到的CplD的先后順序與完成者發(fā)出的順序不一致，即出現(xiàn)亂序現(xiàn)象。因此，請(qǐng)求者不能簡(jiǎn)單的根據(jù)接收到的CplD的先后順序進(jìn)行重組排序，必須按照一定的方法對(duì)接收到的CplD進(jìn)行重組排序，從而獲得正確的CplD數(shù)據(jù)序列。

現(xiàn)有技術(shù)PCI-E非轉(zhuǎn)發(fā)型事務(wù)的處理過(guò)程的實(shí)現(xiàn)主要有兩種方式，一種是通過(guò)PCI-E協(xié)議專用集成電路ASIC（Application Specific Integrated Circuit，簡(jiǎn)稱為ASIC）芯片實(shí)現(xiàn)，另一種是通過(guò)現(xiàn)場(chǎng)可編程門陣列FPGA（Field－Programmable Gate Array，簡(jiǎn)稱FPGA）方法實(shí)現(xiàn)。ASIC芯片和FPGA方法都具有優(yōu)異的并行處理性能，而FPGA方法更節(jié)省硬件資源和成本，并且處理延遲更短，效率更高，擴(kuò)展性更靈活，但存在的問(wèn)題是需要專門解決數(shù)據(jù)完成包的重組排序問(wèn)題。

發(fā)明內(nèi)容

為了解決現(xiàn)有技術(shù)采用FPGA實(shí)現(xiàn)的PCI-E非轉(zhuǎn)發(fā)型事務(wù)的處理過(guò)程中存在的數(shù)據(jù)完成包需要重組排序等問(wèn)題，本發(fā)明提出一種快速串行接口PCI-E協(xié)議數(shù)據(jù)完成包的重組排序方法。本發(fā)明快速串行接口PCI-E協(xié)議數(shù)據(jù)完成包的重組排序方法，請(qǐng)求者在存儲(chǔ)器中定義一個(gè)數(shù)據(jù)緩沖區(qū)，并將其分為二個(gè)或二個(gè)以上大小相同的數(shù)據(jù)緩沖單元，數(shù)據(jù)緩沖單元大小為128字節(jié)，數(shù)據(jù)緩沖區(qū)大小不超過(guò)8K字節(jié)，每個(gè)數(shù)據(jù)緩沖單元順序?qū)?yīng)一個(gè)索引號(hào)且只存放一個(gè)數(shù)據(jù)完成包CplD；請(qǐng)求者將接收到的本次MRd請(qǐng)求所返回的CplD依次存入數(shù)據(jù)緩沖單元；同時(shí)，依據(jù)CplD頭標(biāo)Tag域中的值，即Tag值，按照Tag值從小到大的方式對(duì)數(shù)據(jù)緩沖區(qū)內(nèi)的CplD進(jìn)行排序；并且，定義一個(gè)鏈表管理結(jié)構(gòu)用于保存CplD的排序結(jié)果，并在排序過(guò)程中動(dòng)態(tài)建立和更新；在讀取數(shù)據(jù)緩沖區(qū)內(nèi)的CplD時(shí)，依據(jù)鏈表的排序指示順序讀取CplD。

進(jìn)一步的，本發(fā)明快速串行接口PCI-E協(xié)議數(shù)據(jù)完成包的重組排序方法定義一個(gè)鏈表管理結(jié)構(gòu)用于保存CplD的排序結(jié)果，并在排序過(guò)程中動(dòng)態(tài)建立和更新，包括，鏈表表頭指示當(dāng)前排序后的CplD序列中第一個(gè)CplD所在的數(shù)據(jù)緩沖單元索引號(hào)；每個(gè)結(jié)點(diǎn)分為數(shù)據(jù)域和指針域，數(shù)據(jù)域存儲(chǔ)本結(jié)點(diǎn)所代表的CplD的Tag值，指針域存儲(chǔ)下一個(gè)CplD所在的數(shù)據(jù)緩沖單元索引號(hào)；最后一個(gè)結(jié)點(diǎn)的指針域?yàn)榭眨硎疽训竭_(dá)鏈表尾部。

進(jìn)一步的，本發(fā)明快速串行接口PCI-E協(xié)議數(shù)據(jù)完成包的重組排序方法請(qǐng)求者接收到CplD后分別存入數(shù)據(jù)緩沖單元，同時(shí)，依據(jù)CplD頭標(biāo)Tag域中的值，即Tag值，按照Tag值從小到大的方式對(duì)數(shù)據(jù)緩沖區(qū)內(nèi)的CplD進(jìn)行排序；并且，定義一個(gè)鏈表管理結(jié)構(gòu)用于保存CplD的排序結(jié)果，并在排序過(guò)程中動(dòng)態(tài)建立和更新；包括以下步驟：