[發(fā)明專利]一種串行接口快閃存儲(chǔ)器及時(shí)鐘倍頻電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201210039618.X
• 申請(qǐng)日: 2012-02-20
• 公開（公告）號(hào): CN103258560A
• 公開（公告）日: 2013-08-21
• 發(fā)明（設(shè)計(jì)）人: 胡洪
• 申請(qǐng)（專利權(quán)）人: 北京兆易創(chuàng)新科技股份有限公司
• 主分類號(hào): G11C7/10
• 分類號(hào): G11C7/10;H03K5/13;H03K5/15
• 代理公司: 北京安信方達(dá)知識(shí)產(chǎn)權(quán)代理有限公司 11262
• 代理人: 栗若木;曲鵬

技術(shù)領(lǐng)域

本發(fā)明涉及電路領(lǐng)域，尤其涉及一種串行接口快閃存儲(chǔ)器及時(shí)鐘倍頻電路。

背景技術(shù)

串行接口快閃存儲(chǔ)器(SPI?FLASH)是一種廣泛應(yīng)用的FLASH存儲(chǔ)器。

如圖1所示，SPI?FLASH采用串行的數(shù)據(jù)輸入/輸出方式，主要基于單倍傳輸速率(SDR)接口模式。由于所有的指令，地址和數(shù)據(jù)(比如圖1中所示的時(shí)鐘信號(hào)CLK、輸入數(shù)據(jù)DI、輸出數(shù)據(jù)DO及信號(hào)WP#、HOLD#、CS#)都是串行地輸入/輸出，因此傳輸速率慢成為SPI?FLASH的最大缺點(diǎn)。其中CLK、DI和DO的時(shí)序圖如圖2所示。

加快時(shí)鐘頻率能提高SPI?FLASH的數(shù)據(jù)傳輸速率。但是過(guò)快的時(shí)鐘會(huì)急劇加大系統(tǒng)設(shè)計(jì)的難度，導(dǎo)致系統(tǒng)的抗噪聲能力和穩(wěn)定性變差。

現(xiàn)有的一種提高快閃存儲(chǔ)器數(shù)據(jù)傳輸速率的解決方案是：時(shí)鐘轉(zhuǎn)換電路對(duì)外部時(shí)鐘的上升沿和下降沿進(jìn)行采樣，并將采樣結(jié)果作為內(nèi)部時(shí)鐘信號(hào)輸出，從而實(shí)現(xiàn)了兩倍于外部時(shí)鐘頻率的數(shù)據(jù)傳輸速率。另外，通過(guò)與端口復(fù)用等技術(shù)結(jié)合，還可以進(jìn)一步提高串行接口快閃存儲(chǔ)器的數(shù)據(jù)傳輸速率。

不足是延時(shí)電路產(chǎn)生的延時(shí)會(huì)隨著工藝/電源電壓/溫度的變化而變化，這種變化幅度能達(dá)到+/-40％。延時(shí)變化范圍太大，導(dǎo)致ACCESS?TIME變化范圍太大，系統(tǒng)無(wú)法得到比較穩(wěn)定的采樣窗口，導(dǎo)致采樣失敗。

雙倍傳輸速率(DDR)接口能在相同的時(shí)鐘頻率下，實(shí)現(xiàn)雙倍的數(shù)據(jù)傳輸速度，應(yīng)用于SPI?FLASH能帶來(lái)大幅度的性能提升。但由于DDR和SDR接口方式不同，往往互不兼容，需要對(duì)SPI?FLASH的控制器和接口電路等眾多模塊進(jìn)行重新設(shè)計(jì)。

發(fā)明內(nèi)容

本發(fā)明要解決的技術(shù)問(wèn)題是如何使快閃存儲(chǔ)器兼容SDR和DDR兩種數(shù)據(jù)傳輸模式。

為了解決上述問(wèn)題，本發(fā)明提供了一種串行接口快閃存儲(chǔ)器，包括：

選擇電路，用于在所述時(shí)鐘信號(hào)和倍頻的時(shí)鐘中選擇一路作為本串行接口快閃存儲(chǔ)器的時(shí)鐘信號(hào)；

時(shí)鐘倍頻電路，包括：

延時(shí)模塊，用于接收時(shí)鐘信號(hào)，延時(shí)后輸出第一延時(shí)信號(hào)；

異或模塊，用于對(duì)所述時(shí)鐘信號(hào)和所述第一延時(shí)信號(hào)進(jìn)行異或，得到倍頻的時(shí)鐘信號(hào)；

控制模塊，用于判斷所述第一延時(shí)信號(hào)相對(duì)于時(shí)鐘信號(hào)的延時(shí)時(shí)長(zhǎng)是否小于所述時(shí)鐘信號(hào)脈沖寬度的一半，如果是則增大所述延時(shí)模塊的延時(shí)時(shí)長(zhǎng)，如果不是則減少所述延時(shí)模塊的延時(shí)時(shí)長(zhǎng)。

進(jìn)一步地，所述延時(shí)模塊包括：

第一延時(shí)模塊，用于接收時(shí)鐘信號(hào)，延時(shí)第一時(shí)間長(zhǎng)度后輸出第一延時(shí)信號(hào)；

第二延時(shí)模塊，用于接收第一延時(shí)信號(hào)，延時(shí)第二時(shí)間長(zhǎng)度后輸出第二延時(shí)信號(hào)；所述第二時(shí)間長(zhǎng)度等于所述第一時(shí)間長(zhǎng)度；

所述第一、第二延時(shí)模塊分別包括串聯(lián)的主延時(shí)單元和多個(gè)輔助延時(shí)單元；

所述控制模塊判斷所述第一延時(shí)信號(hào)相對(duì)于時(shí)鐘信號(hào)的延時(shí)時(shí)長(zhǎng)是否小于所述時(shí)鐘信號(hào)脈沖寬度的一半是指：

所述控制模塊用所述時(shí)鐘信號(hào)的下降沿采樣所述第二延時(shí)信號(hào)，如果為1則確定所述第一延時(shí)信號(hào)相對(duì)于時(shí)鐘信號(hào)的延時(shí)時(shí)長(zhǎng)小于所述時(shí)鐘信號(hào)脈沖寬度的一半；如果為0則確定所述第一延時(shí)信號(hào)相對(duì)于時(shí)鐘信號(hào)的延時(shí)時(shí)長(zhǎng)不小于所述時(shí)鐘信號(hào)脈沖寬度的一半。

進(jìn)一步地，所述控制模塊還用于在上電后分別無(wú)效第一、第二延時(shí)模塊中部分輔助延時(shí)單元；

所述控制模塊增大所述延時(shí)模塊的延時(shí)時(shí)長(zhǎng)是指分別多使能第一、第二延時(shí)模塊中一個(gè)輔助延時(shí)單元；所述控制模塊減少所述延時(shí)模塊的延時(shí)時(shí)長(zhǎng)是指分別多無(wú)效第一、第二延時(shí)模塊中一個(gè)輔助延時(shí)單元。

進(jìn)一步地，所述第一、第二延時(shí)模塊中各包括N個(gè)輔助延時(shí)單元，N為正整數(shù)；

所述控制模塊在上電后分別無(wú)效第一、第二延時(shí)模塊中部分輔助延時(shí)單元是指：

所述控制模塊在上電后分別無(wú)效第一、第二延時(shí)模塊中M個(gè)輔助延時(shí)單元；N為雙數(shù)時(shí)，M為N/2，N為單數(shù)時(shí)，M為N/2向上或向下取整。

進(jìn)一步地，所述第一、第二延時(shí)模塊還各包括N個(gè)選通器件；各選通器件選通的兩端分別連接在一個(gè)輔助延時(shí)單元的兩端；

所述控制模塊通過(guò)發(fā)送選通信號(hào)給所述選通器件的控制端，來(lái)控制所述選通器件選通的兩端短路或開路，從而無(wú)效或使能所述輔助延時(shí)單元。

本發(fā)明還提供了一種時(shí)鐘倍頻電路，包括：

延時(shí)模塊，用于接收時(shí)鐘信號(hào)，延時(shí)后輸出第一延時(shí)信號(hào)；

異或模塊，用于對(duì)所述時(shí)鐘信號(hào)和所述第一延時(shí)信號(hào)進(jìn)行異或，得到倍頻的時(shí)鐘信號(hào)；