[發明專利]一種采用跳躍進位鏈的集成電路

有效

• 申請號: 201210038130.5
• 申請日: 2012-02-17
• 公開（公告）號: CN103259529A
• 公開（公告）日: 2013-08-21
• 發明（設計）人: 崔運東;王潘豐
• 申請（專利權）人: 京微雅格（北京）科技有限公司
• 主分類號: H03K19/173
• 分類號: H03K19/173
• 代理公司: 北京億騰知識產權代理事務所 11309
• 代理人: 陳霽

技術領域

本發明涉及集成電路領域，尤其涉及一種FPGA中的進位鏈。

背景技術

有許多應用要求集成電路具有可編程或可配置的互連網絡。一個這樣的應用是現場可編程邏輯門陣列(Field?programmable?gate?array，簡稱FPGA)，其中，邏輯門通過可配置的互連網絡而彼此連接。作為獨立芯片或系統中核心部分起作用的FPGA已經廣泛被應用于大量微電子設備中。

在FPGA的設計當中，進位鏈是一種很常見的結構，用于實現加法、減法等基本運算。大部分FPGA的進位鏈均采用主流的脈動進位鏈(ripple?carry?chain)，每一級的進位輸出都依賴于前一級的進位輸出，該進位鏈的特點是結構簡單，便于實現，但當用戶設計的加法或減法位寬很大時，會導致進位鏈很長，延時較大。

由于FPGA的應用越來越廣泛和功能越來越強大，其所容納的邏輯單元或邏輯塊也越來越多，延遲現象越來越成為需要特別關注的問題。

發明內容

本發明實施例提供一種能夠克服上述問題的集成電路。該集成電路包括多個具有進位功能的查找表單元，跳躍進位輸入單元和跳躍輸出單元；其中，跳躍進位輸出單元根據所述多個查找表單元的輸出結果產生選擇信號，用于跳躍進位輸入單元選擇輸入進位信號和多個查找表單元所產生的進位信號之一作為進位信號。

優選地，跳躍進位輸入單元從查找表單元所在邏輯單元的進位輸入、來自其它邏輯單元的進位信號和來自其它邏輯單元的跳躍進位信號中選擇一個作為進位鏈的輸入信號。

優選地，查找表單元包括查找表、多路選擇器和異或門；查找表的輸出端連接至異或門的第一輸入端和多路選擇器的選擇控制端；多路選擇器的第一輸入端和異或門的第二輸入端連接至進位信號輸入端；多路選擇器的第二輸入端連接至查找表的第一輸入端。進一步優選地，多路選擇器的第二輸入端還耦合至另一個查找表單元的輸出端。

本發明實施例將跳躍進位鏈結構引入諸如FPGA的集成電路設計當中，可以避免出現很長的進位鏈，有效的減少進位鏈的延時。本發明實施例的跳躍進位對于加減法性能的提升以及系統總體性能的提升都有很重要的意義。

附圖說明

下面通過附圖和實施例，對本發明的技術方案做進一步的詳細描述。附圖中，

圖1示意了擁有平鋪式(Tile-based)可編程邏輯及互連單元的系統的結構圖；

圖2所示為基本邏輯單元LE的基本組成結構圖；

圖3示意了本發明的跳躍進位(carry?skip)的基本原理；

圖4為LE的跳躍進位鏈；

圖5為帶進位鏈結構的LUT4C的基本結構示；

圖6是跳躍進位鏈的詳細結構示意圖；

圖7為通過跳躍進位鏈(carry?skip?chain)實現12位加法的一個實例及其關鍵路徑的分析示意圖；

圖8所示為通過跳躍進位鏈實現16位加法的一個實例及其關鍵路徑的分析示意圖；

圖9為通過進位鏈實現多位與功能的結構圖示意圖。

具體實施方式

圖1示意了擁有平鋪式(Tile-based)可編程邏輯及互連單元的系統的結構圖。如圖1所示，該系統包括：可配置邏輯陣列(Configurable?logic?array)、嵌入式乘加器(MAC)、嵌入式存儲器(EMB)、鎖相環(PLL)及輸入輸出IO等。在一些片上系統(SOC)中還可以包含：嵌入式處理器(ARM/8051/MIPS)、代碼數據存儲器(SRAM/Flash)等。

圖中局部放大部分所示為典型的Tile-based的可編程邏輯及互連結構。這種tile-based的可編程邏輯及互連結構是由基本的tile單元：PLB(programmable?logic?block，可編程邏輯塊)組成。PLB由基本邏輯單元(LE)和基本互聯單元(xbar)組成。其中LE由例如4個LP(Logic?Parcel，邏輯片)組成。以PLB為基本單元可以組合為任意大小的可編程邏輯陣列；外加一些特殊功能的IP，如嵌入式的存儲器(EMB)，嵌入式乘加器(MAC)，特殊功能的IO，可以組成一個典型的FPGA系統。

圖2為基本邏輯單元LE的基本組成結構圖。LE由例如4個LP(Logic?parcel，邏輯片)，跳躍輸入單元(carry?skip?in)，跳躍輸出單元(carry?skip?out)及LBUF組成。