[發(fā)明專利]一種捷聯(lián)慣導(dǎo)系統(tǒng)中加速度計(jì)信號(hào)轉(zhuǎn)換裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201210036336.4
• 申請(qǐng)日: 2012-02-17
• 公開（公告）號(hào): CN102539831A
• 公開（公告）日: 2012-07-04
• 發(fā)明（設(shè)計(jì)）人: 周璐;齊建宇;劉晴晴;譚新洪;王浩;路靜;鐘穎
• 申請(qǐng)（專利權(quán)）人: 北京航天自動(dòng)控制研究所;中國運(yùn)載火箭技術(shù)研究院
• 主分類號(hào): G01P15/13
• 分類號(hào): G01P15/13
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 龐靜

1.一種捷聯(lián)慣導(dǎo)系統(tǒng)中加速度計(jì)信號(hào)轉(zhuǎn)換裝置，其特征在于：包括V/F轉(zhuǎn)換模塊、前置放大電路、A/D轉(zhuǎn)換模塊、FPGA處理模塊；

加速度計(jì)輸出的模擬電流信號(hào)轉(zhuǎn)換成模擬電壓信號(hào)后首先經(jīng)過V/F轉(zhuǎn)換模塊進(jìn)行積分，積分后的模擬電壓一路輸出至前置放大電路，另一路被轉(zhuǎn)換成脈沖信號(hào)，該脈沖信號(hào)輸出至FPGA處理模塊；前置放大電路將輸入的模擬電壓的范圍與A/D轉(zhuǎn)換模塊的輸入電壓范圍相匹配，并作為A/D轉(zhuǎn)換模塊的輸入電壓；A/D轉(zhuǎn)換模塊將輸入的模擬電壓轉(zhuǎn)換成數(shù)字量信號(hào)，輸出至FPGA處理模塊；FPGA處理模塊采集單位時(shí)間內(nèi)V/F轉(zhuǎn)換模塊輸出的脈沖數(shù)，作為計(jì)算脈沖數(shù)的整數(shù)部分，將采集的脈沖數(shù)及A/D轉(zhuǎn)換模塊輸入的數(shù)字量信號(hào)進(jìn)行定時(shí)存儲(chǔ)，計(jì)算數(shù)字量信號(hào)對(duì)應(yīng)的一個(gè)采集周期內(nèi)脈沖數(shù)的小數(shù)值；根據(jù)脈沖數(shù)的整數(shù)部分及小數(shù)值確定加速度計(jì)輸出的模擬電流信號(hào)對(duì)應(yīng)的數(shù)字量，完成加速度計(jì)信號(hào)的轉(zhuǎn)換。

2.根據(jù)權(quán)利要求1所述的一種捷聯(lián)慣導(dǎo)系統(tǒng)中加速度計(jì)信號(hào)轉(zhuǎn)換裝置，其特征在于：所述的V/F轉(zhuǎn)換模塊包括積分器、比較器、邏輯觸發(fā)器、邏輯開關(guān)、恒流源和單穩(wěn)電路；

積分器N1對(duì)輸入的模擬電壓信號(hào)進(jìn)行積分，并將積分后的電壓輸出給比較器N2，比較器N2將接收的電壓值與門限電壓進(jìn)行比較，當(dāng)接收的電壓值低于門限電壓時(shí)，比較器N2輸出高電平，否則比較器N2輸出低電平，完成模擬電壓信號(hào)轉(zhuǎn)換成脈沖信號(hào)；邏輯觸發(fā)器根據(jù)比較器N2輸出電平的高低控制邏輯開關(guān)的切換，當(dāng)輸出低電平時(shí)，邏輯開關(guān)切換控制恒流源使積分器N1進(jìn)入積分周期；當(dāng)輸出高電平時(shí)，邏輯開關(guān)切換控制恒流源使積分器N1進(jìn)入復(fù)位周期；單穩(wěn)電路控制由邏輯觸發(fā)器傳來的脈沖信號(hào)的寬度并將脈沖信號(hào)輸出。