[發明專利]一種基于標準單元庫擴展的乘法器的ECO優化方法無效
| 申請號: | 201210036126.5 | 申請日: | 2012-02-17 |
| 公開(公告)號: | CN102622466A | 公開(公告)日: | 2012-08-01 |
| 發明(設計)人: | 曾憲愷;嚴曉浪;鄭丹丹;呂冬明;葛海通 | 申請(專利權)人: | 浙江大學 |
| 主分類號: | G06F17/50 | 分類號: | G06F17/50 |
| 代理公司: | 杭州求是專利事務所有限公司 33200 | 代理人: | 杜軍 |
| 地址: | 310027 浙*** | 國省代碼: | 浙江;33 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 基于 標準 單元 擴展 乘法器 eco 優化 方法 | ||
技術領域
本發明涉及數字集成電路中數據通路的設計、優化,尤其涉及一種數字乘法器的ECO(engineering?change?order,工程變更次序)優化方法。
背景技術
微處理器的發展十分迅速,一方面源于工藝技術的不斷推進,另一方面源于市場對于性能越來越高的要求。
乘法器是微處理器中的重要部件,其運算速度決定了邏輯運算單元的工作頻率,并最終決定了微處理器的性能。因此高性能乘法器的設計與優化仍然被關注。目前,乘法器結構方面的研究較為成熟。主流的乘法器結構采用Booth編碼算法生成部分積,并使用Wallace樹形算法壓縮部分積。而在乘法器的電路級優化方面,傳統的方法采用標準單元庫中的較大的標準單元來對乘法器進行優化,這種方法受限于庫中標準單元有限的驅動能力,無法實現最短路徑延時;另一種方法則對于乘法器的關鍵路徑進行全定制設計,這種方法需要很長的設計時間,推遲了產品的上市進程,而且它占用較多的人力資源,也不便于實現設計自動化。
發明內容
本發明的目的是針對現有技術的不足,提供一種基于標準單元庫擴展的乘法器的ECO優化方法。
本發明方法的具體步驟是:
步驟(1).生成擴展單元的版圖,具體方法是:
首先,將標準單元庫中同種類型的任意驅動能力的兩個標準單元進行拼接,具體是將兩個標準單元在水平方向上緊挨著并排擺放,保證擴展單元的高度與標準單元的高度一致,并保證電源/地軌線互聯,得到擴展單元的電源/地軌線,完成布圖;
然后,使用金屬將兩個標準單元相同的端口連接,作為擴展單元的端口;
對擴展單元進行物理驗證:首先為了保證擴展單元的功能正確,對擴展單元進行LVS檢查(layout?versus?schematic,版圖電路圖一致性檢查);然后為了保證擴展單元的版圖不違反設計規則,對擴展單元進行DRC檢查(design?rule?check,設計規則檢查);
對于通過兩項檢查的擴展單元輸出其最終版圖;
步驟(2).對擴展單元進行特征化,得到擴展單元庫,擴展單元特征化包括延時信息特征化、輸入端口電容特征化、功耗特征化、面積特征化、功能函數特征化;
延時信息特征化和輸入端口電容特征化中的寄生參數的提取方法是:擴展單元使用了額外的金屬,引入了寄生電阻與寄生電容,使用Caliber工具(Metor公司物理驗證工具)對擴展單元提取寄生參數,得到包含寄生參數的spice網表;使用HSPICE工具(Synopsys公司仿真工具)對提取的spice網表進行仿真得到延時信息特征化和輸入端口電容特征化;具體是:
①使用HSPICE工具對提取的spice網表進行第一次仿真,得到擴展單元的延時特征信息;使用非線性延時模型(NLDM)描述擴展單元的延時特征信息:延時是輸入轉換時間與負載電容的函數,對擴展單元的輸入端添加7個不同的輸入轉換時間,對擴展單元的輸出端添加7個不同的負載電容,使用HSPICE工具分別測量輸入到輸出的延時信息和輸出轉換時間,得到7?x?7的延時信息表格,實現延時信息特征化;
②使用HSPICE工具對提取的spice網表進行第二次仿真,得到擴展單元的輸入端口電容特征信息;具體設置兩個電路:一個將擴展單元作為緩沖器的負載,另一個將電容作為同種驅動能力的緩沖器的負載,對兩個電路施加相同輸入轉換時間的激勵,不斷調整電容值,使兩個電路的延時相等,此種情況下的電容值即擴展單元的輸入端口電容,實現輸入端口電容特征化;
擴展單元的功耗由標準單元的功耗之和得到,從而實現擴展單元的功耗特征化;擴展單元的面積由標準單元的面積之和得到,從而實現擴展單元的面積特征化;擴展單元的功能函數為擴展單元的功能函數,從而實現擴展單元的功能函數特征化;
將所有擴展單元特征信息組織成庫格式,從而得到擴展單元庫;
步驟(3).使用PrimeTime工具(synopsys公司的時序分析軟件)對乘法器進行時序分析,得到乘法器的關鍵路徑;
步驟(4).使用擴展單元庫,實現乘法器關鍵路徑每一級門功效相等,得到最短路徑延時,具體是:
①計算每一級門的邏輯功效fi,并得到路徑邏輯功效F;具體是:每一級門的邏輯功效等于在相等輸入電容的情況下,反相器輸出電流Iinv相對于該門輸出電流Ii的倍數:
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