[發明專利]自刷新脈沖產生電路

有效

• 申請號: 201210032524.X
• 申請日: 2012-02-14
• 公開（公告）號: CN103093806B
• 公開（公告）日: 2017-04-12
• 發明（設計）人: 梁鐘烈
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C11/406
• 分類號: G11C11/406;G11C11/4063
• 代理公司: 北京市柳沈律師事務所11105
• 代理人: 錢大勇

相關申請的交叉引用

本申請要求2011年11月4日在韓國知識產權局提交的韓國專利申請：編號10-2011-0114797的優先權，其通過引入整體并入。

技術領域

本發明涉及一種自刷新脈沖產生電路以及刷新存儲器的方法，具體地本發明涉及一種自刷新脈沖產生電路以及刷新存儲器的方法，能夠通過在進入自刷新模式之后產生具有在初始周期處受控的周期的自刷新脈沖。

背景技術

有別于SRAM(靜態隨機存取存儲器)或閃存存儲器，DRAM(動態隨機存取存儲器)可能會隨著時間的推移丟失存儲在存儲器單元中的數據。為了防止這種現象，要求在每個預定的時間段恢復存儲在存儲器單元中的數據的操作。這樣的操作稱為刷新。通過在存儲體中的單元的保留時間內激活字線至少一次以及感測和放大存儲在單元中的數據來執行刷新。保留時間是指期間存儲在單元中的數據可以維持而無需刷新的時間。

圖1是示出當字線被激活時在字線之間發生的干擾的圖。

參考圖1，第二字線WL<2>鄰近第一和第三字線WL<1>和WL<3>。一般，當字線被激活時，高電壓VPP被施加到字線，這樣電磁干擾在字線之間發生。當激活第一和第三字線WL<1>和WL<3>時，響應于在第一和第三字線WL<1>和WL<3>之間的電磁干擾，少量的電壓在第二字線WL<2>中生成。因此，通過將第二字線WL<2>分別耦合到單元的單元晶體管生成泄漏電流。每個單元的保留時間由于這種泄漏電流而減少。

因此，當在與第二字線WL<2>相鄰的第一和第三字線WL<1>和WL<3>被激活后立即進入刷新模式時，因為耦合到第二字線WL<2>的單元的保留時間減少，所以可能會發生刷新失敗。也即，參考圖2，當具有預設周期t₀的刷新脈沖PSRF被輸出以執行從時間點T1到時間點T2的刷新操作時，在耦合到第二字線WL<2>的單元的保留時間過去之后產生刷新脈沖RSRF。因此，發生刷新失敗。

發明內容

本發明的實施例涉及一種自刷新脈沖產生電路，能夠通過在進入自刷新模式之后產生具有在初始周期處受控的周期的自刷新脈沖來防止刷新失敗。

在一個實施例中，自刷新脈沖產生電路包括：控制信號產生器，配置來產生在自刷新模式的初始周期中確定(assert)的控制信號；和自刷新脈沖產生器，配置來產生在自刷新模式中具有響應于控制信號控制的周期的自刷新脈沖。

在另一個實施例中，一種自刷新脈沖產生電路包括：脈沖產生單元，配置來響應于自刷新信號產生第一和第二脈沖；和自刷新脈沖輸出單元，配置來響應于在自刷新模式的初始周期中確定的控制信號選擇地輸出第一或第二脈沖以作為自刷新脈沖。

在另一個實施例中，一種刷新存儲器的方法包括：在刷新循環期的初始周期選擇地輸出一系列具有第一周期的第一脈沖作為自刷新脈沖信號；以及在初始周期之后的刷新循環期的剩余部分，選擇地輸出一系列具有第二周期的第二脈沖作為自刷新脈沖信號，其中初始周期是用于通過由自刷新脈沖信號計時的計數器計數全部行地址的時間量。

附圖說明

通過結合附圖的以下具體描述，將更清楚地理解以上和其它方面、特征和優點，其中：

圖1是示出當字線被激活時在字線之間發生的干擾的圖。

圖2是說明傳統刷新脈沖產生電路的操作的時序圖。

圖3是說明根據本發明的實施例的示范自刷新脈沖產生電路的框圖。

圖4是在圖3中示出的自刷新脈沖產生電路中包括的示范控制信號輸出單元的電路圖。

圖5是在圖4的控制信號輸出單元中包括的示范輸出部分的電路圖。

圖6是在圖3中示出的自刷新脈沖產生電路中包括的示范自刷新脈沖輸出單元的電路圖；以及

圖7是說明根據本發明的實施例的自刷新脈沖產生電路的操作的時序圖。

具體實施方式

將參考附圖描述本發明的實施例。但是，實施例僅用于說明的目的，而無意限制本發明的范圍。

圖3是說明根據本發明的實施例的示范自刷新脈沖產生電路的配置的框圖。