[發明專利]半導體存儲器裝置

無效

• 申請號: 201210030503.4
• 申請日: 2008-09-22
• 公開（公告）號: CN102592654A
• 公開（公告）日: 2012-07-18
• 發明（設計）人: 郭承煜
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C8/12;G11C11/4093
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 王萍;陳煒

本發明申請是申請日期為2008年9月22日、申請號為“200810211449.7”、發明名稱為“半導體儲存裝置”的發明專利申請的分案申請。

相關申請的交叉引用

本發明要求分別于2007年9月28日和2008年4月30日提交的韓國專利申請No.2007-0098223和2008-0040928的優先權，其全部內容通過引用包含于此。

技術領域

本發明涉及一種用于制造半導體存儲器裝置的方法，尤其涉及一種用于制造半導體存儲器裝置的列控制塊的方法。

背景技術

如動態隨機存取存儲器(DRAM)裝置的多數半導體存儲器裝置采用分層數據總線結構。也就是說，局部數據總線設置在存儲庫區域中，且全局數據總線設置在外圍區域中。局部數據總線本身可以分層布置。

圖1示出DRAM裝置的數據總線結構。

參考圖1，存儲庫包括以矩陣形狀形成的多個單元陣列。第一至第四段數據總線SIO<0>、SIO<1>、SIO<2>和SIO<3>設置在單元陣列中的行方向上。第一至第十六局部數據總線LIO?0至LIO?15設置在垂直于第一至第四段數據總線SIO<0>、SIO<1>、SIO<2>、SIO<3>的列方向上。一般來說，第一至第四段數據總線SIO<0>、SIO<1>、SIO<2>、SIO<3>和第一至第十六局部數據總線LIO?0至LIO?15以不同的線路來實現。

盡管該圖中沒有示出，但是在存儲庫下的外圍區域中的行方向上設置第一至第十六全局數據總線GIO?0至GIO?15。在存儲器單元陣列和第一至第十六全局數據總線GIO?0至GIO?15之間設置列控制塊。該列控制塊包括寫驅動器WD和數據總線感測放大器IOSA。

圖2A示出用于DRAM裝置的讀操作的數據傳輸路徑。

參考圖2A，當DRAM裝置進行讀操作時，該數據傳輸路徑在其中具有存儲器單元MC、第一和第二位線BL和BLB、位線感測放大器BLSA、第一和第二段數據總線SIO和SIOB、第一和第二局部數據總線LIO和LIOB、數據總線感測放大器IOSA和全局數據總線GIO。

其中，在第一至第二位線BL和BLB與位線感測放大器BLSA之間布置由位線分離信號BISH控制的兩個NMOS晶體管。在第一至第二段數據總線SIO、SIOB與第一至第二局部數據總線LIO、LIOB之間布置由列選擇信號YI控制的兩個PMOS晶體管。在第一至第二段數據總線SIO、SIOB與第一至第二局部數據總線LIO、LIOB之間布置由輸入/輸出切換控制信號IOSW控制的兩個NMOS晶體管。

圖2B是圖2A中電路的操作波形圖。在下文中，參照圖2B描述該DRAM裝置的讀操作。

當施加有效命令時，對與該有效命令同時施加的行地址進行解碼以選擇字線WL。這樣，字線WL被激活。因此，連接到激活的字線WL的存儲器單元MC中的單元晶體管被接通。單元電容器以及第一和第二位線BL、BLB共享電荷。由于該電荷共享，第一位線BL和第二位線BLB具有電壓差。

位線感測放大器BLSA被啟動以感測第一位線BL和第二位線BLB之間的電壓差。然后，位線感測放大器BLSA將該電壓差放大到下拉功率SB和上拉功率RTO電平。在圖2B中，第一位線BL被放大到地電壓ASS電平并且第二位線BLB被放大到核心電壓VCORE電平。

同時，從該有效命令的施加開始經過特定時間段tRCD之后施加讀命令。對與讀命令同時施加的列地址進行解碼以選擇一個位線。也就是說，對應于所選擇的位線的列選擇信號YI被激活。由列選擇信號YI控制的兩個PMOS晶體管被接通。這樣，第一至第二位線BL、BLB和第一至第二段數據總線SIO、SIOB相互連接。結果，第一和第二段數據總線SIO和SIOB上的數據被傳輸到第一和第二局部數據總線LIO和LIOB。

輸入/輸出切換控制信號IOSW被激活并且由輸入/輸出切換控制信號IOSW控制的兩個NMOS晶體管被接通。這樣，第一和第二段數據總線SIO和SIOB上的數據被傳輸到第一和第二局部數據總線LIO和LIB。

此外，當由讀命令產生的選通信號IOSASTB被激活時，數據總線感測放大器IOSA被啟動。這樣，數據總線感測放大器IOSA被啟動以感測并且然后放大第一和第二局部數據總線LIO和LIOB上的數據。在對應于感測到并且放大后的數據的電平驅動全局數據總線GIO。