[發明專利]去耦電容器及具有該去耦電容器的集成電路

有效

• 申請號: 201210027573.4
• 申請日: 2012-02-08
• 公開（公告）號: CN103247697A
• 公開（公告）日: 2013-08-14
• 發明（設計）人: 張現聚;蘇志強;丁沖
• 申請（專利權）人: 北京兆易創新科技股份有限公司
• 主分類號: H01L29/94
• 分類號: H01L29/94
• 代理公司: 北京潤澤恒知識產權代理有限公司 11319
• 代理人: 蘇培華

技術領域

本申請涉及集成電路技術領域，特別是涉及一種去耦電容器及具有該去耦電容器的集成電路。

背景技術

隨著集成電路工藝幾何尺寸的減小，越來越多的晶體管被集成在一個芯片上，而時鐘頻率則已經擴大到GHz的范圍，集成電路芯片的密度和速度性能得到了顯著改進，使這些器件組成的系統的開關時間達到亞毫微秒。但是，這一高速開關過程通常會導致高的瞬態電流，引起電源顫動的電源電壓變化。與此同時，為了降低功耗，電源電壓隨著工藝尺寸的減小也一直在降低，因此集成電路將越來越容易受到電源噪聲的影響。

為此，通常的做法為采用去耦電容器來使器件與電源顫動隔離開來。一種做法為，在芯片外部設置去耦電容器，用引線直接連接到集成電路芯片，此種芯片與去耦電容器分開設置的方式會增加其襯底結構的復雜性，同時會提高裝配成本。另外一種做法為，直接在芯片上設置去耦電容器，利用去耦電容器上存儲的電荷來輔助電源提供部分電荷，從而保持電源電壓的相對恒定。此種方法中，一般會使用NMOS晶體管來作為去耦電容，參照圖1，其中，NMOS晶體管的柵極連接到VDD電源線，源極、漏極和襯底端則全部連到GND。因為NMOS晶體管的柵氧很薄，可以提供較大的電容，但是也正是因為NMOS晶體管的柵氧很薄，致使靜電放電(ESD，Electro-Static?discharge)防護能力降低，也即潛在的靜電放電風險可能會將柵氧擊穿，從而永久性破壞芯片。隨著工藝尺寸的不斷降低，特別是從90nm工藝開始，柵氧越來越薄，這種傳統去耦電容結構面臨越來越大的ESD風險。

發明內容

本申請所要解決的技術問題是提供一種去耦電容器及具有該去耦電容器的集成電路，能夠解決目前的去耦電容器和集成電路的ESD風險。

為了解決上述問題，本申請公開了一種去耦電容器，包括：

去耦電容，所述去耦電容為MOS晶體管；和

與所述MOS晶體管的柵極連接的電阻。

進一步地，所述電阻為MOS晶體管，且作為去耦電容的MOS晶體管和作為電阻的MOS晶體管其中一個為NMOS晶體管，另一個為PMOS晶體管，所述NMOS晶體管的柵極連接所述PMOS晶體管的漏端，所述PMOS晶體管的柵極連接所述NMOS晶體管的漏端，所述PMOS晶體管的源極電壓高于NMOS晶體管的源極電壓。

進一步地，所述NMOS晶體管的源極接地，所述PMOS晶體管的源極連接到電源。

進一步地，所述去耦電容為NMOS晶體管，所述電阻為PMOS晶體管。

進一步地，所述去耦電容為PMOS晶體管，所述電阻為NMOS晶體管。

進一步地，所述NMOS晶體管的數量至少為一，當其數量大于1時，NMOS晶體管相互并聯；所述PMOS晶體管的數量至少為一，當其數量大于1時，PMOS晶體管相互并聯。

進一步地，所述作為去耦電容的MOS晶體管的數量與作為電阻的MOS晶體管的數量相同。

進一步地，所述作為去耦電容的MOS晶體管的數量與作為電阻的MOS晶體管的數量不同。

進一步地，所述為去耦電容的MOS晶體管與作為電阻的MOS晶體管同為高壓管或同為低壓管。

進一步地，所述每一個MOS晶體管的源極和各自的襯底端通過金屬線連接。

為了解決上述問題，本申請還公開了一種集成電路，包括：

去耦電容器，所述去耦電容器包括NMOS晶體管和PMOS晶體管，所述PMOS晶體管的漏端連接到NMOS晶體管的柵極，NMOS晶體管的漏端連接到PMOS晶體管的柵極，所述PMOS晶體管的源極電壓高于NMOS晶體管的源極電壓。

進一步地，所述NMOS晶體管的源極接地，所述PMOS晶體管的源極連接到電源。

進一步地，所述每一個MOS晶體管的源極和各自的襯底端通過金屬線連接。

進一步地，所述NMOS晶體管的數量至少為一，當其數量大于1時，NMOS晶體管相互并聯；所述PMOS晶體管的數量至少為一，當其數量大于1時，PMOS晶體管相互并聯。

與現有技術相比，本申請包括以下優點：

本申請的去耦電容器以及具有該去耦電容器的集成電路通過在去耦電容的柵極添加一個電阻，例如采用兩個漏斷分別與對方柵極連接的晶體管的組合作為去耦電容器，此種方式中，可以避免去耦電容的柵極直接連接到電源，從而可以限制去耦電容的最大電流以及去耦電容柵極上的最大電壓，增強了ESD防護特性。