[發明專利]帶有絕緣埋層的圖像傳感器及其制備方法

有效

• 申請號: 201210022638.6
• 申請日: 2012-02-01
• 公開（公告）號: CN102544045A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 方娜;汪輝;陳杰;任韜
• 申請（專利權）人: 上海中科高等研究院
• 主分類號: H01L27/146
• 分類號: H01L27/146
• 代理公司: 上海光華專利事務所 31219
• 代理人: 李儀萍

技術領域

本發明屬于半導體技術領域，涉及一種圖像傳感器及其制備方法，特別是涉及一種帶有絕緣埋層的圖像傳感器及其制備方法。

背景技術

SOI(Silicon-On-Insulator，絕緣襯底上硅)技術是在頂層硅和背襯底之間引入了一層埋氧化層。通過在絕緣體上形成半導體薄膜，SOI材料具有了傳統的體硅材料所無法比擬的優點：可以實現集成電路中元器件的介質隔離，徹底消除了體硅CMOS電路中的寄生閂鎖效應；采用這種材料制成的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應小及特別適用于低壓低功耗電路等優勢。

CMOS圖像傳感器是一種將光學圖像轉換為電信號的半導體器件，一般由光學感光器件和CMOS信號處理電路(包括像素讀出電路)構成。目前常見的CMOS圖像傳感器是有源像素型圖像傳感器(APS)，其中又分為三管像素讀出電路(3T，包括復位晶體管、放大晶體管和行選擇晶體管)和四管像素讀出電路(4T，包括轉移晶體管、復位晶體管、放大晶體管和行選擇晶體管)兩大類。

現有的基于SOI工藝的CMOS圖像傳感器，大致有以下兩類：

第一類是將感光二極管制作于襯底硅上的CMOS圖像傳感器，如圖1所示。圖1中的像素讀出電路采用的是4T型，其原理與3T型基本類似，因此下面以圖1所示4T型作介紹，包括：SOI的P型摻雜襯底硅101、絕緣層(一般為二氧化硅)102、P型摻雜的頂層硅103、襯底硅中的N型摻雜阱區107、位于所述N型摻雜阱區以上的襯底硅的表面P型摻雜區108、轉移晶體管105、浮動擴散區106、位于襯底硅以上及轉移晶體管以下的二氧化硅層109、以及位于頂層硅上的像素讀出電路104(圖1中未畫出具體電路結構僅以一個晶體管圖示像素讀出電路)，其中，N型摻雜阱區107的全部、表面P型摻雜區108的部分和襯底硅101的部分組成了有效感光區110。

其工作原理是，先用像素讀出電路104中的復位晶體管將浮動擴散區106內的電子全部吸入電源，使其電位變高；曝光開始后，光子照射到有效感光區110，并于其內生成電子和空穴對；曝光結束后，轉移晶體管105上加高電平，將有效感光區110中的光生電子轉移到浮動擴散區106，使其電位降低，最后通過像素讀出電路104中的放大晶體管和行選擇晶體管(圖1中未畫出具體電路結構僅以一個晶體管圖示像素讀出電路)將光生電壓信號輸出。

所述第一類基于SOI工藝的CMOS圖像傳感器至少存在如下缺點：由于感光區域位于襯底硅中并直接與其接觸，當所述的圖像傳感器處于輻射環境中時，高能粒子將會打入襯底硅101中，產生大量的電子空穴對，其中的高能電子容易越過襯底硅101和N型摻雜阱區107所構成的PN結勢壘而進入N型摻雜阱區107，形成對圖像信號的干擾，降低了所得圖像的信噪比和動態范圍。

第二類是將感光二極管制作于頂層硅上的CMOS圖像傳感器結構，如圖2所示，包括SOI的襯底硅201、中間絕緣層202、P型摻雜頂層硅203、位于頂層硅內靠近表面的N型摻雜區204、和位于頂層硅層中像素讀出電路206。其中N型摻雜區204的靠近頂層硅203的耗盡部分和頂層硅203的靠近N型摻雜區204的耗盡部分，共同構成有效感光區205，且所述有效感光區全部位于SOI的頂層硅層內部。N型摻雜區204的摻雜濃度比頂層硅203的摻雜濃度高3個數量級以上，使得大部分耗盡區位于頂層硅203內。

圖2所示的基于SOI工藝的CMOS圖像傳感器通過位于頂層硅內的有效感光區205來收集光生載流子，其余的工作原理與圖1中的圖像傳感器相同。

所述第二種基于SOI工藝的CMOS圖像傳感器至少存在以下缺點：由于其感光區位于頂層硅中，且為了使用全耗盡型SOI器件，頂層硅203的厚度一般小于200nm，大大限制了有效感光區205的深度，使得此圖像傳感器的光吸收效率下降，尤其是對于波長大于600nm的紅色，橙色和黃色光，吸收效率極低，成像質量很不理想。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種帶有絕緣埋層的圖像傳感器及其制備方法，用于解決現有技術中圖像傳感器的抗輻射性能差降低了所得圖像的信噪比和動態范圍的問題，以及有效感光區深度受限降低光吸收率的問題。

為實現上述目的及其他相關目的，本發明提供一種帶有絕緣埋層的圖像傳感器的制備方法，該制備方法至少包括以下步驟：

1)提供第一半導體襯底和第二半導體襯底，所述第一半導體襯底包括：第一支撐襯底、位于所述第一支撐襯底表面上的第一絕緣埋層、以及位于所述第一絕緣埋層表面上的第一頂層半導體層；