[發明專利]具有控制位線以防止浮體效應的半導體器件

無效

• 申請號: 201210020874.4
• 申請日: 2012-01-30
• 公開（公告）號: CN102751285A
• 公開（公告）日: 2012-10-24
• 發明（設計）人: 鄭禹泳
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 顧紅霞;何勝勇

技術領域

本發明涉及一種豎直型半導體器件，并且更具體地說，涉及一種包括具有能夠使浮體效應最小的豎直溝道結構的單元的半導體器件。

背景技術

隨著半導體器件的集成度提高，需要40nm等級以下的動態隨機存取存儲器(DRAM)以提高集成度。但是，非常難以將用于8F²(F：最小特征尺寸)或6F²單元(cell，又稱為晶胞)結構的平面柵極晶體管或凹式柵極晶體管縮小至40nm以下。因此，需要具有4F²單元結構的DRAM以相同的縮放比將集成度改善1倍半至兩倍。

為了構成4F²單元結構，需要以1F²來形成單元晶體管的源極單元和漏極單元(即存儲電荷的電容形成區域的源極單元，以及使電荷流到位線的漏極單元)。最近，已經研究以1F²來形成源極單元和漏極單元的豎直單元晶體管結構。在豎直單元晶體管結構中，用于驅動單元的晶體管的源極區和漏極區形成為豎直地設置，并且利用具有豎直柱形狀的溝道來驅動晶體管。也就是說，以8F²水平地形成源極區和漏極區的結構被如下的結構代替：源極區和漏極區豎直地形成為使得單元晶體管的操作可以局限在4F²中。

在1F²單元結構中，位線接面(junction，又稱為結)區域以一側觸點(OSC)型形成在柱的下部的側部處。

因此，當位線接面區域以淺的深度形成時，柵極不與位線接面區域重疊并且增加了溝道長度和電阻，從而閾值電壓增大并且溝道電流降低。

另一方面，當位線接面區域以更深的深度形成為與柵極重疊時，柱的寬度更窄，因此造成位線接面區域使溝道區與基板隔離開的浮體效應。

發明內容

本發明旨在提供如下的半導體器件：具有能夠使浮體效應最小的改進結構，同時形成具有相對較深接面深度的接面區域。

根據示例性實施例的一個方面，一種半導體器件包括：柱，其從半導體基板豎直地延伸；位線，其連接到所述柱每一者的下部的第一側；控制位線，其連接到所述柱每一者的下部的第二側，并且與所述位線電隔離；以及柵電極，其連接至所述柱并且布置成跨越所述位線和所述控制位線。

所述控制位線可以包括鈦(Ti)、氮化鈦(TiN)、鋁(Al)和其合金中的任何一者。

所述控制位線可以具有p型多晶硅和金屬的疊層結構。

所述半導體器件還可以包括：生長層，所述生長層生長在所述柱每一者上并且使用所述柱作為晶種來形成。

根據另一示例性實施例的另一方面，一種半導體器件包括：單元陣列，其包括多個單元、與所述單元連接并構造成傳輸數據的位線、以及與所述單元連接并與所述位線電隔離的控制位線；讀出放大器，其與所述位線連接并構造為讀出存儲在所述單元中的數據；以及浮體控制電路，其構造成將浮動控制電壓施加至所述控制位線。

所述浮體控制電路可以構造成當不經由所述位線傳輸數據時，將所述浮動控制電壓施加到所述控制位線，或者可以連續地將所述浮動控制電壓施加到所述控制位線。

所述浮動控制電壓可以是負壓或接地電壓。

所述半導體器件還可以包括：行譯碼器，其構造成輸出用于選擇所述單元陣列中的下述單元的選擇信號：待從所述單元讀取數據或待將數據寫入所述單元中；以及列譯碼器，其構造成輸出用于對與所述選擇信號所選擇的單元相連的讀出放大器進行操作的驅動信號。

所述單元可以包括：柱，其從半導體基板豎直地延伸；柵極，其連接至所述柱的至少一個側壁；以及位線接面區域，其在所述柱的下部的第一側連接至所述位線。

根據另一示例性實施例的另一方面，一種半導體組件包括安裝在基板上的多個半導體器件。多個半導體器件中的每一者包括：單元陣列，其包括多個單元、連接至單元并傳輸數據的位線、以及與位線電隔離并連接到單元的控制位線；以及浮體控制電路，其在預定恒定期間(預定恒定時間段)將浮動控制電壓施加到控制位線。

根據另一示例性實施例的另一方面，一種半導體系統包括半導體組件，半導體組件具有安裝在基板上的多個半導體器件和用于控制半導體組件的操作的控制器。多個半導體器件中每一者均包括：單元陣列，其包括多個單元、連接至單元并傳輸數據的位線、以及連接到單元并與位線隔離的控制位線；以及浮體控制電路，其在預定恒定期間將浮動控制電壓施加到控制位線。